实现对时钟信号的技术分频，程序简单易懂，对于初学VHDL者来说，提供了一个良好的方法。
标签： 时钟信号 分频
上传时间： 2013-12-26
上传用户：asddsd
一种实现任意整数分频的ＶＨＤＬ源代码，已经经过调试
标签： 整数 分频 源代码
上传时间： 2017-05-19
上传用户：chenxichenyue
VERILOG实现无分频时钟，包括测试文件，经过验证可用
标签： VERILOG 分频 时钟
上传用户：牧羊人8920
参数化分频器，以5为例，能很方便的扩展到参数N
标签： 参数 分频器
上传时间： 2017-05-25
上传用户：libenshu01
半整数分频器的实现（verilog），本文以6.5分频为例！很实用的！
标签： verilog 整数 分频器
上传时间： 2014-08-20
上传用户：pompey
标签： Verilog 分频器 N倍奇数分频器.(Verilog) N_odd_divider.v / Verilog module N_odd_divider (
标签： Verilog N_odd_divider module 分频器
上传时间： 2014-01-12
上传用户：nanxia
分频器的vhdl描述，在源代码中完成对时钟信号CLK的2分频,4分频,8分频,16分频
标签： vhdl 分频器
上传时间： 2014-01-16
上传用户：奇奇奔奔
成像技术似懂非懂的大赛分分速度所担负三分速度 分似懂非懂三
标签： 分 速度 成像技术 大赛
上传用户：qq21508895
VHDL 的一个流水灯程序 开发平台Quartusii 使用的延时方法为分频思想
标签： Quartusii VHDL 流水灯 开发平台
上传时间： 2017-06-12
上传用户：D&L37
关于基数分频技巧设计,基于VHDL语言,对实际设计有帮助
标签： VHDL 分频 语言
上传时间： 2017-06-13
上传用户：1051290259
