16c54四位LED时钟显示程序 使用4M晶振TMR0滪分频为1：16 TMRO的循环时间为4.096MS 244次为一秒
上传时间： 2013-12-04
上传用户：ggwz258
用VERILOG HDL实现的任意 频率分频器源代码，是一个通用的程序
上传时间： 2014-01-07
上传用户：alan-ee
0到255任意整数半整数分频Verilog HDL.rar
上传时间： 2014-12-20
上传用户：ztj182002
本文使用实例描述了在 FPGA/CPLD 上使用 VHDL 进行分频器设 计，包括偶数分频、非 50％占空比和 50％占空比的奇数分频、半整数 （N+0.5）分频、小数分频、分数分频以及积分分频。所有实现均可 通过 Synplify Pro 或 FPGA 生产厂商的综合器进行综合，形成可使 用的电路，并在 ModelSim 上进行验证。
上传时间： 2013-12-15
上传用户：从此走出阴霾
数控分频的一个工程---包括vhdl源程序和编译后产生的相关文件
上传时间： 2016-10-04
上传用户：lepoke
实现任意小数分频的VHDL源代码，方便，快捷，提供丰富的资料可供参考，希望大家喜欢
上传时间： 2014-01-25
上传用户：牛布牛
数控分频器的设计数控分频器的功能就是当在输入端给定不同输入数据时，将对输入的时钟信号有不同的分频比，数控分频器就是用计数值可并行预置的加法计数器设计完成的，方法是将计数溢出位与预置数加载输入信号相接即可。
上传时间： 2016-10-13
上传用户：wangzhen1990
应用VHDL语言将高稳晶振分频得到1pps，使用GPS的1pps信号作为触发
上传时间： 2016-10-15
上传用户：lo25643
偶数分频，包括验证程序，verilog实现，可综合
标签： 分频
上传时间： 2014-01-03
上传用户：diets
该项目是用三态分时扫描法驱动法实行控制12×48个发光二极管的驱动，并实现串口通讯，内附原理图，程序，DATAsheet
上传时间： 2013-12-01
上传用户：sclyutian
