32位浮点乘法器的设计,讲的挺好的,供参考啊
资源简介:32位浮点乘法器的设计,讲的挺好的,供参考啊
上传时间: 2013-11-28
上传用户:manking0408
资源简介:32位高性能浮点乘法器芯片设计研究.pdf
上传时间: 2016-12-08
上传用户:hjshhyy
资源简介:verilog编写的32位浮点加法器
上传时间: 2015-03-09
上传用户:372825274
资源简介:ieee公布的标准8位浮点乘法器,可综合。采用标准算法。
上传时间: 2013-12-26
上传用户:dave520l
资源简介:基于FPGA的高性能32位浮点FFTIP核的开发,适合fpga工程技术人员参考
上传时间: 2013-08-07
上传用户:清风冷雨
资源简介:新型的浮点乘法器 用csa来实现可以用在浮点乘法器的地方
上传时间: 2016-12-27
上传用户:wff
资源简介:基于FPGA的高性能32位浮点FFTIP核的开发,适合fpga工程技术人员参考
上传时间: 2014-12-05
上传用户:semi1981
资源简介:好用的浮点乘法器,可完成32位IEEE格式的浮点乘法,经过仿真通过
上传时间: 2014-01-03
上传用户:heart520beat
资源简介:基于BOOTH的32位快速乘法器的设计源码
上传时间: 2013-12-12
上传用户:pinksun9
资源简介:FFT/IFFT是时域信号与频域信号之间转换的基本运算,是数字信号处理的核心工具之一,因此,它广泛地应用于许多领域。在数字化的今天,不论是在通信领域还是在图像处理领域,对数字信号处理的速度、精度和实时性要求不断提高。为满足不断提高的要求,国内外不断...
上传时间: 2013-07-12
上传用户:cuicuicui
资源简介:浮点加法器的VHDL算法设计 浮点加法器的VHDL算法设计
上传时间: 2014-01-13
上传用户:z754970244
资源简介:高效结构的多输入浮点乘法器在FPGA上的实现
上传时间: 2013-11-28
上传用户:sammi
资源简介:这是我用verilog hdl语言写的浮点乘法器,用的是基4的booth算法,对于部分积使用了5-2压缩和3-2压缩,欢迎大家指点,也欢迎大家把它改成流水线以提高速度.
上传时间: 2013-11-29
上传用户:jjj0202
资源简介:能进行32位浮点数fft运算的VHDL描述。
上传时间: 2015-06-11
上传用户:wfeel
资源简介:用vhdl语言设计CPU中的一部分:乘法器的设计,包括多种乘法器的设计方法!内容为英文
上传时间: 2015-06-11
上传用户:450976175
资源简介:本源码是高速并行乘法器的设计源码,开发软件为MAX+PLUS.输入为两个带符号的二进制数
上传时间: 2015-10-18
上传用户:sunjet
资源简介:定点乘法器的设计,挺经典的!大家好好琢磨.
上传时间: 2013-12-22
上传用户:wab1981
资源简介:介绍了几种常用的乘法器的设计,carry_save_mult,ripple_carry_mult等,压缩包中包含结构流程图,用verilogHDL语言,采用modelsim仿真验证
上传时间: 2013-12-19
上传用户:pompey
资源简介:PCSpim平台下模拟汇编语言 10进制转换任何进制 可以选择用32位浮点表示法显示
上传时间: 2016-05-29
上传用户:xinyuzhiqiwuwu
资源简介:基于FGPA的浮点FIR滤波器的设计与实现
上传时间: 2016-05-30
上传用户:redmoons
资源简介:这是一个介绍32位RISC处理器软核的设计与验证
上传时间: 2014-01-04
上传用户:lanjisu111
资源简介:32位元2進位SIGNED乘法器32位元SIGNED乘法器
上传时间: 2013-12-17
上传用户:皇族传媒
资源简介:用VerilogHDL的16*16乘法器的设计实现,采用的是移位相乘方法
上传时间: 2017-08-29
上传用户:haoxiyizhong
资源简介:基于FPGA单精度浮点除法器的实现,有一些源代码,仅供参考。
上传时间: 2017-09-12
上传用户:希酱大魔王
资源简介:一个32位元的浮点数乘法器,可将两IEEE 754格式的值进行相乘
上传时间: 2013-12-26
上传用户:yuanyuan123
资源简介:基于VHDL语言的32位单精度的浮点加法器
上传时间: 2017-09-09
上传用户:manking0408
资源简介:设计了一个基于FPGA的单精度浮点数乘法器.设计中采用改进的带偏移量的冗余Booth3算法和跳跃式Wallace树型结构,并提出对Wallace树产生的2个伪和采用部分相加的方式,提高了乘法器的运算速度;加入对特殊值的处理模块,完善了乘法器的功能.本设计在Altera DE2开发...
上传时间: 2013-10-13
上传用户:yl1140vista
资源简介:32位并行乘法器的测试文件,已经经过验证,可以直接使用
上传时间: 2014-01-10
上传用户:qilin
资源简介:介绍关于FPGA的浮点加法器运算单元设计
上传时间: 2014-01-24
上传用户:kbnswdifs
资源简介:32位单精度浮点加法器。进行用加法运算,仿真输出
上传时间: 2013-04-24
上传用户:x4587