CPU设计,加法器,乘法器,除法器等,有原理讲解等。挺不错的资料
资源简介:针对传统仪表具有的硬件资源不足、速度慢等功能缺陷,提出了一种基于单片机的CPU设计方案,即扩展CPU,直接从主CPU对应的数据显示LO口上获取数据,这种获取数据的双CPU设计方案中主从CPU之间在功能
上传时间: 2013-08-01
上传用户:李彦东
资源简介:FPGA RSIC CPU设计文档和源码是EDA中对CPU设计非常好用的程序
上传时间: 2013-08-21
上传用户:cppersonal
资源简介:CPU设计
上传时间: 2013-11-04
上传用户:zhichenglu
资源简介:一种实用的单片机双CPU设计方案及其应用:针对传统仪表具有的硬件资源不足、速度慢等功能缺陷,提出了一种基于单片机的CPU设计方案,即扩展CPU,直接从主CPU对应的数据显示I/O口上获取数据,这种获取数据的双CPU设计方案中主从CPU之间在功能上相互独立,主CPU不受扩...
上传时间: 2013-10-30
上传用户:evil
资源简介:FPGA的CPU设计
上传时间: 2013-11-20
上传用户:yqs138168
资源简介:FPGA的CPU设计
上传时间: 2015-01-01
上传用户:lansedeyuntkn
资源简介:有是一个简单的CPU设计的开发过程!里面 有代码,和分析,设计过程!献给初学者的!
上传时间: 2015-04-18
上传用户:hxy200501
资源简介:一个非常简单的CPU设计的原代码,是用verilog编写的
上传时间: 2014-12-08
上传用户:siguazgb
资源简介:用VHDL 编写的一个16位的CPU 设计方案,可以执行8条指令。
上传时间: 2015-07-19
上传用户:shawvi
资源简介:sdcc是为51等小型嵌入式CPU设计的c语言编译器支持数种不同类型的CPU
上传时间: 2015-07-24
上传用户:skfreeman
资源简介:大型risc处理器设计源代码,这是书中的代码 基于流水线的risc CPU设计
上传时间: 2014-12-05
上传用户:myworkpost
资源简介:精简CPU设计,需要的可以下来看看,是VERILOG语言写的
上传时间: 2015-10-28
上传用户:dyctj
资源简介:CPU设计,加法器,乘法器,除法器等,有原理讲解等。挺不错的资料
上传时间: 2014-01-21
上传用户:shus521
资源简介:这是一篇关于8位RISC CPU设计的文章,其中包含了用Verilog语言编写的CPU内核程序
上传时间: 2013-12-22
上传用户:CHENKAI
资源简介:CPU设计中关于加法器,乘法器,除法器设计的ppt,希望对硬件学习的人有帮助
上传时间: 2016-02-09
上传用户:671145514
资源简介:简单的CPU 设计 用hdl语句设计 能实现基本的功能
上传时间: 2014-01-22
上传用户:bruce5996
资源简介:Quartus II 5.0下写的一个单总线架构的CPU设计,包括控制器、运算器、译码电路等。模拟的时钟脉冲也给出。已经通过Quartus II 5.0运行。可以给需要设计总线架构CPU的同学一点参考。
上传时间: 2013-12-10
上传用户:familiarsmile
资源简介:初学CPU设计(完全教程)包括verilog代码以及文档说明那个
上传时间: 2016-04-23
上传用户:独孤求源
资源简介:CPU设计中的controlunit源码,其中附带了时序仿真。通过Sequencing Logic 产生 control_signals,具体的信号可在controlsignal.mif文件中直接修改。
上传时间: 2016-05-25
上传用户:com1com2
资源简介:简单的16位CPU的VHDL设计 vhdl代码和CPU设计过程
上传时间: 2016-06-04
上传用户:tonyshao
资源简介:FPGA RSIC CPU设计文档和源码是EDA中对CPU设计非常好用的程序
上传时间: 2013-12-24
上传用户:haoxiyizhong
资源简介:16位CPU设计VHDL源码,其中包括alu,clock,memory等部分的设计
上传时间: 2016-06-30
上传用户:saharawalker
资源简介:基于FPGA的CPU设计 VHDL 编写
上传时间: 2016-07-14
上传用户:tzl1975
资源简介:使用verilog作为CPU设计语言实现单数据通路五级流水线的CPU。具有32个通用寄存器、一个程序计数器PC、一个标志寄存器FLAG,一个堆栈寄存器STACK。存储器寻址粒度为字节。数据存储以32位字对准。采用32位定长指令格式,采用Load/Store结构,ALU指令采用三地址...
上传时间: 2013-12-11
上传用户:源弋弋
资源简介:大二要做的CPU设计的参考报告 注意是参考 真有毅力的人可以把按他的画下来 下决心前要慎重,很考眼力~
上传时间: 2016-07-30
上传用户:cc1
资源简介:用VHDL语言开发的一个16位的具有5级流水线的CPU设计
上传时间: 2013-12-10
上传用户:wangchong
资源简介:可综合的VerilogHDL设计实例: ---简化的RISC 8位CPU设计简介---
上传时间: 2016-08-09
上传用户:zwei41
资源简介:A Relatively Simple RISC CPU 设计源码并附详细的说明文档。可以ModelSim进行仿真,并可以用synplify进行综合。
上传时间: 2014-06-27
上传用户:bjgaofei
资源简介:简单的CPU设计数字系统实验,使用的是精简指令,水平代码生成
上传时间: 2016-08-18
上传用户:zsjzc
资源简介:这个文件中使用verilog hdl简单的利用基本运算实现了微型的CPU设计开发过程
上传时间: 2016-08-24
上传用户:hgy9473