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VHDL/FPGA/Verilog
> 用Verilog HDL编写的秒表设计
用Verilog HDL编写的秒表设计
资源大小:
7 K
上传时间:
2017-07-09
上传用户:
cq745
资源积分:
2 下载积分
标 签:
Verilog
HDL
编写
秒表设计
资 源 简 介
用Verilog HDL编写的秒表设计,可以实现百分之一秒,十分之一秒,秒,十秒等功能。
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