实现对时钟信号的技术分频

资 源 简 介

实现对时钟信号的技术分频，程序简单易懂，对于初学VHDL者来说，提供了一个良好的方法。

您 可 能 感 兴 趣 的

• 74LS393和Intel8253中断应用 采用74LS393对实验箱中8MHz时钟进行分频处理
• VHDL产生时钟50分频程序
• 可以对输入时钟任意分频(整数或小数),带Quartus II 完整项目文件.
• 如何用VHDL语言对时钟进行分频以达到计数目的
• 4位可逆计数器：将50MHz的时钟进行 分频后的结果作为时钟控制
• 键控加/减计数器,将20MHz系统时钟经分频器后可得到5M、1M、100K、10K、5K、1K、10Hz、1Hz
• 分频器是FPGA设计中使用频率非常高的基本单元之一。尽管目前在大部分设计中还广泛使用集成锁相环(如altera的PLL
• 用vhdl实现的分频器
• 该模块为分频器
• 本程序以XILINX公司的ISE８.２为开发平台