1位全加器的vhdl设计 通过两个半加起实现
资源简介:1位全加器的vhdl设计 通过两个半加起实现
上传时间: 2017-01-12
上传用户:徐孺
资源简介:全加器的详细设计思路和用vhdl语言编写的详细源代码
上传时间: 2014-01-12
上传用户:zhaiyanzhong
资源简介:2级流水线实现的8位全加器的vhdl代码,适用于altera系列的FPGA/CPLD
上传时间: 2014-06-15
上传用户:zhanditian
资源简介:8位全加器的vhdl描述,可用MAX+plusⅡ运行测试
上传时间: 2014-01-16
上传用户:erkuizhang
资源简介:8位全加器的vhdl语言描述,有需要的顶一下。
上传时间: 2017-05-30
上传用户:aysyzxzm
资源简介:全加器的vhdl程序实现及仿真
上传时间: 2014-01-13
上传用户:hoperingcong
资源简介:一位全减器的VHDL的设计报告,里面包含完整的程序
上传时间: 2015-07-23
上传用户:黄华强
资源简介:双向控制全加器的vhdl实现 内含ISE工程文件
上传时间: 2014-01-22
上传用户:cjl42111
资源简介:一个全加器的vhdl程序,经过编译和仿真.
上传时间: 2013-12-24
上传用户:xhz1993
资源简介:用例化语句和case语句编写的全加器的vhdl描述。
上传时间: 2017-06-15
上传用户:zhangyi99104144
资源简介:利用两个半加器来组成的全加器,是简单的vhdl语言入门
上传时间: 2017-06-09
上传用户:leixinzhuo
资源简介:16位并行相关器的vhdl程序
上传时间: 2015-03-02
上传用户:er1219
资源简介:8位大小比较器的vhdl源代码,Magnitude Comparator vhdl description of a 4-bit magnitude comparator with expansion inputs
上传时间: 2015-04-15
上传用户:guanliya
资源简介:设计一个字节(8 位)比较器。 要求:比较两个字节的大小,如a[7:0]大于 b[7:0]输出高电平,否则输出低电平,改写测试 模型,使其能进行比较全面的测试 。
上传时间: 2015-11-07
上传用户:manking0408
资源简介:三篇关于Viterbi FPGA编译码器的优化设计文档: 1、Viterbi译码器的FPGA设计实现与优化.pdf 2、Viterbi译码器的低功耗设计.pdf 3、基于FPGA的高速并行Viterbi译码器的设计与实现.pdf
上传时间: 2013-11-27
上传用户:邶刖
资源简介:2选1多路选择器的vhdl完整描述,即可以直接综合出实现相应功能的逻辑电路及其功能器件。图6-1是此描述对应的逻辑图或者器件图
上传时间: 2017-01-24
上传用户:源弋弋
资源简介:一种新的turbo码的交织编码器的vhdl设计,用的是螺旋输入。
上传时间: 2013-12-21
上传用户:hongmo
资源简介:一个关于汉字纠错码器的vhdl设计
上传时间: 2017-09-09
上传用户:watch100
资源简介:PROTEUS下仿真LPC2106,运行UCOS设计的计数器程序,通过两个按键来控制加减计数器,并输出数码管显示。包括源程序和仿真电路。
上传时间: 2013-12-23
上传用户:woshiayin
资源简介:通过两个信号量来实现两个线程间的同步,完成了互斥功能.
上传时间: 2014-01-07
上传用户:refent
资源简介:[vhdl经典设计26例]--在xilinx芯片上调试通过--[01--1位全加器][02--2选1多路选择器][03--8位硬件加法器][04--7段数码显示译码器][05--8位串入并出寄存器][6--8位并入串出寄存器][7--内部三态总线][8--含清零和同步时钟使能的4位加法计数器][9--数控分频器][1...
上传时间: 2014-09-06
上传用户:han_zh
资源简介:基于eda中vhdl语言的一位全加器的设计,详细的设计过程和实验现象,相互学习
上传时间: 2014-01-15
上传用户:baiom
资源简介:用vhdl语言采用串行方法实现用1位全加器实现4位全加器
上传时间: 2016-05-27
上传用户:hongmo
资源简介:这是一个利用MAX PULL 制作的vhdl的四位全加器的程序 如果有需要仿真图的 请叫站长联系我
上传时间: 2014-05-31
上传用户:lht618
资源简介:此程序是用vhdl硬件描述语言编写的,实现四位全加器的功能
上传时间: 2017-01-07
上传用户:天诚24
资源简介:用vhdl写的一个8位全加器的实验程序,供新手参考
上传时间: 2017-03-03
上传用户:lx9076
资源简介:1位全加器 可以进行1位的二进制码的加法 想进行改进 改为4位或8位的全加器代码
上传时间: 2017-06-21
上传用户:希酱大魔王
资源简介:本设计是设计了一个4位全加器的内容,是由4个一位全加器串联而成的
上传时间: 2017-08-15
上传用户:水口鸿胜电器
资源简介:本程序是在一位全加器的基础上设计一个16位的加法器,用Verilog HDL语言描述.
上传时间: 2013-12-03
上传用户:moerwang
资源简介:本设计是用32位的并行全加器的,可以实现浮点运算!
上传时间: 2014-01-22
上传用户:WMC_geophy