定点除法器程序，分为被除数大于除数和除数大于被除数两种情况
资源简介：定点除法器程序，分为被除数大于除数和除数大于被除数两种情况
上传时间： 2016-06-09
上传用户：wweqas
资源简介：本人编写的定点除法器,开发软件为XILINX的ISE6.2,通过PAR仿真.
上传时间： 2014-01-17
上传用户：www240697738
资源简介：FPGA 除法器程序
上传时间： 2015-09-06
上传用户：zwei41
资源简介：一个用VHDL语言编写的除法器程序，对从事硬件开发的同志有帮助的。
上传时间： 2015-12-09
上传用户：gmh1314
资源简介：32位除法器的测试程序， 由随机向量产生函数产生一组随机数 来验证计算书否正确
上传时间： 2013-12-12
上传用户：youmo81
资源简介：这是一个利用MAX PULL 制作的VHDL的四位除法器的程序 如果有需要仿真图的 请叫站长联系我
上传时间： 2016-07-30
上传用户：1159797854
资源简介：此代码用于实现基2的SRT除法器设计，可以实现400MHz以上的32位定点无符号数除法器（除数、被除数和余数均由16位整数和16位小数组成，商由32位整数和16位小数构成,包括源代码和测试文件，可以直接仿真。
上传时间： 2013-12-10
上传用户：playboys0
资源简介：Altera的FPGA，设计的硬件除法器
上传时间： 2013-08-09
上传用户：坏天使kk
资源简介：用vhdl实现的除法器
上传时间： 2013-08-28
上传用户：wd450412225
资源简介： 定点乘法器设计(中文) 运算符： + 对其两边的数据作加法操作; A + B - 从左边的数据中减去右边的数据; A - B - 对跟在其后的数据作取补操作，即用0减去跟在其后的数据; - B * 对其两边的数据作乘法操作; A * B & 对...
上传时间： 2013-12-17
上传用户：trepb001
资源简介：四位除法器的VHDL源程序
上传时间： 2015-03-02
上传用户：yuanyuan123
资源简介：通过用硬件描述语言（VHDL）描述除法器，并进行模拟验证，加深对二进制数运算方法的理解。 设计平台：MaxPlusII 压缩文件内有详细设计报告
上传时间： 2015-04-08
上传用户：13160677563
资源简介：这个是用vhdl语言编写的除法器,仅仅供大家参考.
上传时间： 2013-12-15
上传用户：金宜
资源简介：加法器 乘法器电路 除法器电路设计 键盘扫描电路设计 显示电路
上传时间： 2015-05-29
上传用户：671145514
资源简介：4位乘法器,4位除法器 8位数据锁存器,8位相等比较器,带同步复位的状态 机,元件例化与层次设计,最高优先级编码器
上传时间： 2014-12-07
上传用户：pompey
资源简介：MAXPLUS2 自己编写的VHDL 4位除法器
上传时间： 2015-10-23
上传用户：努力努力再努力
资源简介：这是一个用verilog实现的除法器代码。
上传时间： 2013-12-28
上传用户：wmwai1314
资源简介：用VHDL实现的除法器,非常好使,仿真通过了
上传时间： 2015-11-29
上传用户：aeiouetla
资源简介：定点乘法器的设计，挺经典的！大家好好琢磨．
上传时间： 2013-12-22
上传用户：wab1981
资源简介：一个用VHDL语言编写的乘法器程序，望大家多多支持啊。
上传时间： 2015-12-09
上传用户：hewenzhi
资源简介：用vhdl实现的除法器
上传时间： 2016-01-03
上传用户：yyq123456789
资源简介：由寄存器,全加器,移位寄存器,计数器,触发器和门电路构成补码一位除法器,将开关设定的补码形式出现的除数,被除数存入相应寄存器中.能用单脉冲按步演示运算全过程.
上传时间： 2013-12-24
上传用户：bjgaofei
资源简介：介绍了除法器的设计，采用verilogHDL语言，利用modelsim仿真验证，压缩包中包含了流程图
上传时间： 2016-02-04
上传用户：chenlong
资源简介：32位除法器 被除数和除数均为16位整数，16位小数 商为32位整数，16位小数 余数为16位整数，16位小数 Verilog HDL 代码
上传时间： 2014-02-19
上传用户：稀世之宝039
资源简介：无符号类型的除法器,有VHDL语言描述了无符号的除法器,包括测试文件
上传时间： 2016-04-11
上传用户：qq1604324866
资源简介：利用matlab编写的小波分解分频和除躁程序，分为高低频率，并除去噪声，达到较好的效果。
上传时间： 2013-12-29
上传用户：yyyyyyyyyy
资源简介：经过精心设计的除法器的代码，并在FPGA硬件平台实现和验证过的
上传时间： 2014-11-24
上传用户：sk5201314
资源简介：除法器的设计本文所采用的除法原理是：对于八位无符号被除数A，先对A转换成高八位是0低八位是A的数C，在时钟脉冲的每个上升沿C 向左移动一位，最后一位补零，同时判断C的高八位是否大于除数B，如是则C的高八位减去B，同时进行移位操作，将C的第二位置1。否则...
上传时间： 2014-11-23
上传用户：皇族传媒
资源简介：用verilog HDL代码编写的快速除法器，比较有用
上传时间： 2013-12-21
上传用户：xfbs821
资源简介：用VHDL语言实现的除法器，可以处理非整除运算。精度0.004
上传时间： 2014-01-26
上传用户：kr770906
