verilog 实现的 jtag TAP , 转自 opencore.com, 已通过验证
资源简介:verilog 实现的 jtag TAP , 转自 opencore.com, 已通过验证
上传时间: 2016-04-03
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上传时间: 2016-04-03
上传用户:redmoons
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上传时间: 2016-04-03
上传用户:manking0408
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上传时间: 2016-04-03
上传用户:zhangliming420
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上传时间: 2016-04-03
上传用户:it男一枚
资源简介:verilog 实现的jtag ip模块 包括了测试程序
上传时间: 2014-12-08
上传用户:叶山豪
资源简介:用verilog实现的以太网接口!!!!!!!!!!!!!!!!!!
上传时间: 2013-07-13
上传用户:LSPSL
资源简介:用verilog实现的串口收发数据程序,已经调试通过
上传时间: 2013-08-21
上传用户:lixinxiang
资源简介:verilog实现的DDS正弦信号发生器和测频测相模块,DDS模块可产生两路频率和相位差均可预置调整的值正弦波,频率范围为20Hz-5MHz,相位范围为0°-359°,测量的数据通过引脚传输给单片机,单片机进行计算和显示。
上传时间: 2013-08-28
上传用户:asdfasdfd
资源简介:用verilog实现的四乘四键盘程序,在Quartus II上编译通过并成功
上传时间: 2015-05-13
上传用户:ruan2570406
资源简介:此代码是用verilog实现的以太网接口,在此基础上做修改,可以作为一般的以太网接口程序开发.
上传时间: 2014-01-20
上传用户:zhichenglu
资源简介:这是我下的一个用verilog实现的除法代码
上传时间: 2015-10-01
上传用户:zhuoying119
资源简介:基于FPGA的2048点FFT的verilog实现的源代码。
上传时间: 2014-12-02
上传用户:GavinNeko
资源简介:这是一个用verilog实现的除法器代码。
上传时间: 2013-12-28
上传用户:wmwai1314
资源简介:用VHDL和verilog实现的四人抢答器
上传时间: 2015-11-15
上传用户:redmoons
资源简介:verilog实现的DDS正弦信号发生器和测频测相模块,DDS模块可产生两路频率和相位差均可预置调整的值正弦波,频率范围为20Hz-5MHz,相位范围为0°-359°,测量的数据通过引脚传输给单片机,单片机进行计算和显示。
上传时间: 2013-12-09
上传用户:epson850
资源简介:本文件中包含了多个verilog实现的实用小程序,帮助初学者学习verilog语言。
上传时间: 2016-01-07
上传用户:ztj182002
资源简介:一个verilog实现的crc校验,用于fpga实现,快速,准确有效
上传时间: 2016-01-21
上传用户:songrui
资源简介:verilog 实现的hamming码生成,用于fpga
上传时间: 2016-01-21
上传用户:xhz1993
资源简介:verilog实现的数字滤波器,用于fpga
上传时间: 2014-12-04
上传用户:chenlong
资源简介:用verilog实现的电子日历程序,在Quartus II上编译通过并成功实现
上传时间: 2014-01-08
上传用户:fhzm5658
资源简介:用verilog实现的记时器程序,在Quartus II上编译通过并成功运行
上传时间: 2013-12-17
上传用户:GHF
资源简介:用verilog实现的抢答器程序,在Quartus II上编译通过并成功运行
上传时间: 2014-01-14
上传用户:sunjet
资源简介:verilog实现的CPU程序,简单应用哈
上传时间: 2013-12-18
上传用户:llandlu
资源简介:用verilog实现的串口异步通信,适用于RS232
上传时间: 2016-03-31
上传用户:tb_6877751
资源简介:lpc源代码verilog实现的。操作low pin count设备
上传时间: 2013-12-20
上传用户:稀世之宝039
资源简介:一个用verilog实现的fpga上的uart接口模块,包括测试模块和实体,并实现了输出接口和状态接口。
上传时间: 2014-07-19
上传用户:gengxiaochao
资源简介:verilog实现的异步UART代码,包括发送模块、接收模块,波特率可配置,另附PC机的c代码
上传时间: 2016-05-11
上传用户:wxhwjf
资源简介:verilog实现的以太网接口源程序代码
上传时间: 2016-06-13
上传用户:manking0408
资源简介:利用verilog实现的一个(2,1,2)卷积码的编码器,很有用的哟!
上传时间: 2016-07-08
上传用户:hustfanenze