数字边沿鉴相器 verilog源程序

相 关 资 源

• 数字边沿鉴相器 verilog源程序免费下载

  资源简介：数字边沿鉴相器 verilog源程序

  标签： verilog 数字 鉴相器 源程序

  上传时间： 2014-12-07

  上传用户：爺的气质

• verilog编写基于fpga的鉴相器模块免费下载

  资源简介：verilog编写基于fpga的鉴相器模块

  标签： verilog fpga 编写 模块

  上传时间： 2013-08-19

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• verilog编写基于fpga的鉴相器模块免费下载

  资源简介：verilog编写基于fpga的鉴相器模块

  标签： verilog fpga 编写 模块

  上传时间： 2016-08-09

  上传用户：jackgao

• 介绍数字锁相环的基本结构,详细分析基于FPGA的数字锁相环的鉴相器、环路滤波器、压控振荡器各部分的实现方法,并给出整个数字锁相环的实现原理图。仿真结果表明,分析合理,设计正确。免费下载

  资源简介：介绍数字锁相环的基本结构,详细分析基于FPGA的数字锁相环的鉴相器、环路滤波器、压控振荡器各部分的实现方法,并给出整个数字锁相环的实现原理图。仿真结果表明,分析合理,设计正确。

  标签： FPGA 数字锁相环 分 基本结构

  上传时间： 2016-08-12

  上传用户：xiaoyunyun

• 数字鉴相器,数字锁相环频率合成系统FPGA的实现,很有借鉴价值免费下载

  资源简介：数字鉴相器,数字锁相环频率合成系统FPGA的实现,很有借鉴价值

  标签： FPGA 数字 价值 鉴相器

  上传时间： 2017-01-08

  上传用户：cursor

• DPLL由 鉴相器 模K加减计数器 脉冲加减电路 同步建立侦察电路 模N分频器 构成. 整个系统的中心频率(即signal_in和signal_out的码速率的2倍) 为clk/8/N. 模K免费下载

  资源简介：DPLL由 鉴相器 模K加减计数器 脉冲加减电路 同步建立侦察电路 模N分频器 构成. 整个系统的中心频率(即signal_in和signal_out的码速率的2倍) 为clk/8/N. 模K加减计数器的K值决定DPLL的精度和同步建立时间,K越大,则同步建立时间长,同步精度高.反之则短,低.

  标签： signal_out signal_in DPLL 模

  上传时间： 2013-12-26

  上传用户：希酱大魔王

• 在软件接收机的基础上,利用鉴频器辅助鉴相器的输出,引入一个模糊逻辑控制器,使得环路能够智能跟踪信号的动态变化.实验结果证明所提出的设计方法与传统环路相比可大幅度缩短跟踪时间,减小环路滤波器带宽,并能消免费下载

  资源简介：在软件接收机的基础上,利用鉴频器辅助鉴相器的输出,引入一个模糊逻辑控制器,使得环路能够智能跟踪信号的动态变化.实验结果证明所提出的设计方法与传统环路相比可大幅度缩短跟踪时间,减小环路滤波器带宽,并能消除周跳.

  标签： 环路 软件接收机 模糊逻辑 控制器

  上传时间： 2016-09-01

  上传用户：lindor

• ADI公司鉴相器锁相程序（51单片机代码）免费下载

  资源简介：ADI公司鉴相器锁相程序（51单片机代码）

  标签： ADI 51单片机 鉴相器 程序

  上传时间： 2017-03-14

  上传用户：woshiayin

• 锁相环中鉴相器的设计与仿真免费下载

  资源简介：该文档为锁相环中鉴相器的设计与仿真总结文档，是一份很不错的参考资料，具有较高参考价值，感兴趣的可以下载看看………………

  标签： 锁相环 鉴相器

  上传时间： 2022-04-01

  上传用户：aben

• 基于单片机的旋转编码器鉴相方法免费下载

  资源简介：摘要! 就如何使用单片机对旋转增量编码器鉴相进行了研究! 给出了常用的鉴相算法以及识 别"毛刺#的方法!并通过在!AVR单片机上编程验证了所给出的鉴相方法$ 更多编码器知识请访问http://www.elecfans.com/zhuanti/20111111242149.html  

  标签： 单片机 旋转编码器 鉴相

  上传时间： 2013-11-16

  上传用户：wojiaohs

• 编码器倍频、鉴相电路在FPGA中的实现免费下载

  资源简介：编码器倍频、鉴相电路在FPGA中的实现

  标签： FPGA 编码器 倍频 中的实现

  上传时间： 2013-11-08

  上传用户：38553903210

• 编码器倍频、鉴相电路在FPGA中的实现免费下载

  资源简介：编码器倍频、鉴相电路在FPGA中的实现

  标签： FPGA 编码器 倍频 中的实现

  上传时间： 2013-10-27

  上传用户：royzhangsz

• PLL是数字锁相环设计源程序, 其中, Fi是输入频率(接收数据), Fo(Q5)是本地输出频率. 目的是从输入数据中提取时钟信号(Q5), 其频率与数据速率一致, 时钟上升沿锁定在数据的上升和下降沿免费下载

  资源简介：PLL是数字锁相环设计源程序, 其中, Fi是输入频率(接收数据), Fo(Q5)是本地输出频率. 目的是从输入数据中提取时钟信号(Q5), 其频率与数据速率一致, 时钟上升沿锁定在数据的上升和下降沿上；顶层文件是PLL.GDF

  标签： 数据 Q5 PLL 输入

  上传时间： 2014-06-09

  上传用户：daguda

• PLL是数字锁相环设计源程序, 其中, Fi是输入频率(接收数据), 数字锁相技术在通信领域应用非常广泛免费下载

  资源简介：PLL是数字锁相环设计源程序, 其中, Fi是输入频率(接收数据), 数字锁相技术在通信领域应用非常广泛，本例用VHDL描述了一个锁相环作为参考，源码已经调试过。编译器synplicty.Fo(Q5)是本地输出频率. 目的是从输入数据中提取时钟信号(Q5), 其频率与数据速率一致,...

  标签： PLL 数字锁相环 接收 数字

  上传时间： 2013-12-31

  上传用户：hphh

• 数字锁相环DPLL源程序免费下载

  资源简介：数字锁相环DPLL源程序，用cpld编写，展开后文件比较多，大家请耐心使用。谢谢，多多支持

  标签： DPLL 数字锁相环 源程序

  上传时间： 2013-12-20

  上传用户：zl5712176

• FPGA数字移相器,编程环境为QUIRTE2,编程语言采用硬件描述语言vhdl免费下载

  资源简介：FPGA数字移相器,编程环境为QUIRTE2,编程语言采用硬件描述语言vhdl

  标签： QUIRTE FPGA vhdl 数字移相器

  上传时间： 2013-12-19

  上传用户：songrui

• 实现两路数字信号的鉴相功能免费下载

  资源简介：实现两路数字信号的鉴相功能，最后通过静态LED显示出来，该程序通过硬件的测试

  标签： 数字信号 鉴相

  上传时间： 2013-11-25

  上传用户：jiahao131

• 数字锁相环实现源码免费下载

  资源简介：数字锁相环实现源码，有很大的参考价值。 由 鉴相器 模K加减计数器 脉冲加减电路 同步建立侦察电路 模N分频器 构成.

  标签： 数字锁相环 源码

  上传时间： 2014-01-04

  上传用户：zq70996813

• 一个实现简单的数字锁相环verilog代码免费下载

  资源简介：一个实现简单的数字锁相环verilog代码，本人借鉴网上现有的代码后经修改在Cyclone II上调通实现，里面有ModelSim仿真成功的波形图

  标签： verilog 数字锁相环 代码

  上传时间： 2014-01-22

  上传用户：003030

• 瞬时测频的基础知识、多信道法瞬时测频、鉴频法瞬时测频、干涉仪比相法瞬时测频、驻波鉴相法瞬时测频、瞬时测频编码、数字计算法瞬时测频免费下载

  资源简介：瞬时测频的基础知识、多信道法瞬时测频、鉴频法瞬时测频、干涉仪比相法瞬时测频、驻波鉴相法瞬时测频、瞬时测频编码、数字计算法瞬时测频

  标签： 瞬时 测频 基础知识 多信道

  上传时间： 2014-01-06

  上传用户：gut1234567

• PLL是数字锁相环设计源程序, 其中, Fi是输入频率(接收数据), Fo(Q5)是本地输出频率. 目的是从输入数据中提取时钟信号(Q5), 其频率与数据速率一致, 时钟上升沿锁定免费下载

  资源简介：PLL是数字锁相环设计源程序, 其中, Fi是输入频率(接收数据), Fo(Q5)是本地输出频率. 目的是从输入数据中提取时钟信号(Q5), 其频率与数据速率一致, 时钟上升沿锁定在数据的上升和下降沿上； 顶层文件是PLL.GDF

  标签： Q5 数据 PLL 输入

  上传时间： 2017-07-24

  上传用户：璇珠官人

• 编码器信号处理 经过倍频器进行四倍频 后 同时完成鉴相 计数免费下载

  资源简介：编码器信号处理 经过倍频器进行四倍频 后 同时完成鉴相 计数

  标签： 编码器 信号处理 倍频器 倍频

  上传时间： 2014-01-22

  上传用户：懒龙1988

• 用PIC16C711A单片机制作鉴幅鉴相漏电保安器免费下载

  资源简介：该文档为用PIC16C711A单片机制作鉴幅鉴相漏电保安器总结文档，是一份很不错的参考资料，具有较高参考价值，感兴趣的可以下载看看………………

  标签： 单片机 漏电保安器

  上传时间： 2022-04-03

  上传用户：d1997wayne

• 基于FPGA的数字三相锁相环的优化设计免费下载

  资源简介：数字三相锁相环中含有大量乘法运算和三角函数运算，占用大量的硬件逻辑资源。为此，提出一种数字三相锁相环的优化实现方案，利用乘法模块复用和CORDIC算法实现三角函数运算，并用verilog HDL硬件描述语言对优化前后的算法进行了编码实现。仿真和实验结果表明...

  标签： FPGA 数字 三相 优化设计

  上传时间： 2013-11-15

  上传用户：yjj631

• 基于FPGA的数字三相锁相环的优化设计免费下载

  资源简介：数字三相锁相环中含有大量乘法运算和三角函数运算，占用大量的硬件逻辑资源。为此，提出一种数字三相锁相环的优化实现方案，利用乘法模块复用和CORDIC算法实现三角函数运算，并用verilog HDL硬件描述语言对优化前后的算法进行了编码实现。仿真和实验结果表明...

  标签： FPGA 数字 三相 优化设计

  上传时间： 2013-10-22

  上传用户：emhx1990

• 循环码编码器verilog实现免费下载

  资源简介：循环码编码器verilog实现，里面包含有源程序和仿真图。

  标签： verilog 循环码 编码器

  上传时间： 2016-05-31

  上传用户：playboys0

• 用AT89S52实现鉴相功能免费下载

  资源简介：用AT89S52实现鉴相功能，用于对光电编码器的输出进行编码。

  标签： 89S S52 AT 89

  上传时间： 2016-10-10

  上传用户：nairui21

• 中频数字相关解扩器研究与工程实现免费下载

  资源简介：本文从工程设计和应用出发,根据某机载设备直接序列扩频(DS-SS)接收机声表面波可编程抽头延迟线(SAW.P.TDL)中频相关解扩电路的指标要求,提出了基于FPGA器件的中频数字相关解扩器的替代设计方案,通过理论分析、软件仿真、数学计算、电路设计等方法和手段,研制出...

  标签： 中频 数字 工程实现

  上传时间： 2013-06-22

  上传用户：徐孺

• 全加器verilog程序免费下载

  资源简介：四位全加器verilog源码，简单实用！欢迎下载

  标签： verilog 全加器 程序

  上传时间： 2013-05-16

  上传用户：a6697238

• FPGA的uart控制器的verilog源程序免费下载

  资源简介：FPGA的uart控制器的verilog源程序，在cyclone II EP2C8Q208上调试运行成功

  标签： verilog FPGA uart 控制器

  上传时间： 2013-08-15

  上传用户：qazxsw