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VHDL/FPGA/Verilog
> 用VHDL语言编写的语言,可以利用MODELSIM进行仿真.对于初学者,则更有参考价值.
用VHDL语言编写的语言,可以利用MODELSIM进行仿真.对于初学者,则更有参考价值.
资源大小:
2 K
上传时间:
2015-05-14
上传用户:
face137
资源积分:
2 下载积分
标 签:
MODELSIM
VHDL
语言
编写
资 源 简 介
用VHDL语言编写的语言,可以利用MODELSIM进行仿真.对于初学者,则更有参考价值.
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