半加器 或门 1位二进制全加器顶层设计描述

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• 半加器 或门 1位二进制全加器顶层设计描述免费下载

  资源简介：半加器 或门 1位二进制全加器顶层设计描述

  标签： 半加器 二进制 全加器 或门

  上传时间： 2014-01-03

  上传用户：cursor

• 1位全加器 可以进行1位的二进制码的加法 想进行改进 改为4位或8位的全加器代码免费下载

  资源简介：1位全加器 可以进行1位的二进制码的加法 想进行改进 改为4位或8位的全加器代码

  标签： 全加器 二进制码 8位 代码

  上传时间： 2017-06-21

  上传用户：希酱大魔王

• 本程序是利用两个4位二进制并行加法器通过级联方式构成一个8位加法器。免费下载

  资源简介：本程序是利用两个4位二进制并行加法器通过级联方式构成一个8位加法器。

  标签： 加法器 程序 二进制 8位

  上传时间： 2014-11-29

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• 一位十进制全加器免费下载

  资源简介：一位十进制全加器！！！！！！！！！！！！！！！！！！！！！！！！！！！！！！！！

  标签： 十进制 全加器

  上传时间： 2019-06-12

  上传用户：暗香666

• 这是一个基于嵌入式的利用硬件高级描述语言编写的全加器程序免费下载

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  标签： 嵌入式 全加器 硬件 描述语言

  上传时间： 2014-01-02

  上传用户：aysyzxzm

• 伪随机序列产生器－代进位反馈移位寄存器免费下载

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  标签： 伪随机序列 产生器 进位 反馈移位寄存器

  上传时间： 2014-09-05

  上传用户：xymbian

• 伪随机序列产生器－代进位反馈移位寄存器免费下载

  资源简介：伪随机序列产生器－代进位反馈移位寄存器，matlab 原代码。

  标签： 伪随机序列 产生器 进位 反馈移位寄存器

  上传时间： 2016-12-04

  上传用户：520

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  资源简介：8*8乘法器及其测试：采用booth编码的乘法器：1． ultipler_quick_add_4 即4位的并行全加器，在这里主要起了两个作用：第一个是在求部分积单元时，当编码为3x时用来输出部分积；另外一个是在将部分积加起来时，求3到6位时所用到。 2． ultiplier_quick_add_5...

  标签： ultipler_quick_add booth 乘法器 测试

  上传时间： 2016-07-12

  上传用户：zhaiye

• 该程序实现的是n位全加器免费下载

  资源简介：该程序实现的是n位全加器，首先用与非门实现一位全家器，最后实现n位的全加器。

  标签： 程序 全加器

  上传时间： 2015-04-18

  上传用户：fandeshun

• 四位二进制计数器与半加器免费下载

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  标签： 二进制 计数器 半加器

  上传时间： 2013-12-24

  上传用户：来茴

• 用VHDL设计一个4位二进制并行半加器免费下载

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  标签： VHDL 二进制 并行 半加器

  上传时间： 2014-11-24

  上传用户：haohaoxuexi

• 全加器,有半加器和或门组成.元件例化语句.免费下载

  资源简介：全加器,有半加器和或门组成.元件例化语句.

  标签： 全加器 元件 半加器 或门

  上传时间： 2013-12-27

  上传用户：13188549192

• 各种电子器件管脚图,THD-1型数字电路实验箱简介,门电路及参数测试,半加器、全加器,数据选择器,数码比较器,译码器和数码显示器,锁存器和触发器,中规模计数器,双向移位寄存器,三态门和数据总线,半导体免费下载

  资源简介：各种电子器件管脚图,THD-1型数字电路实验箱简介,门电路及参数测试,半加器、全加器,数据选择器,数码比较器,译码器和数码显示器,锁存器和触发器,中规模计数器,双向移位寄存器,三态门和数据总线,半导体存储器,多谐振荡器,单稳态触发器,CMOS门电路及集成施密特触...

  标签： THD 电子器件 数字电路 实验箱

  上传时间： 2013-12-19

  上传用户：heart520beat

• 1位全加器的vhdl设计 通过两个半加起实现免费下载

  资源简介：1位全加器的vhdl设计 通过两个半加起实现

  标签： vhdl 全加器

  上传时间： 2017-01-12

  上传用户：徐孺

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  资源简介：实现二进制定点运算: 1.定点整数补码加法 2.定点整数补码减法 3.定点小数Booth补码一位乘法 4.定点小数原码一位除法（加减交替法） 5.定点小数补码一位除法（加减交替法） 6.定点小数原码一位乘法 7.定点小数原码两位乘法 8.定点整数原码乘法 9....

  标签： 定点 Booth 减 整数

  上传时间： 2015-04-24

  上传用户：trepb001

• 知识要点：理解熟悉散转结构的程序 运行结果：按P3.2 或3.3(低4 位的任意一个键盘)第一位数码管加1 直到9 循环 开始显示0把P3 送OFH,判断有没有按键,没有则反复循环,有按R0免费下载

  资源简介：知识要点：理解熟悉散转结构的程序 运行结果：按P3.2 或3.3(低4 位的任意一个键盘)第一位数码管加1 直到9 循环 开始显示0把P3 送OFH,判断有没有按键,没有则反复循环,有按R0 加1,如到10 那么则清除, 最后根据R0 的值散转.

  标签： 3.2 3.3 OFH 循环

  上传时间： 2015-11-07

  上传用户：从此走出阴霾

• 由寄存器,全加器,移位寄存器,计数器,触发器和门电路构成补码一位除法器,将开关设定的补码形式出现的除数,被除数存入相应寄存器中.能用单脉冲按步演示运算全过程.免费下载

  资源简介：由寄存器,全加器,移位寄存器,计数器,触发器和门电路构成补码一位除法器,将开关设定的补码形式出现的除数,被除数存入相应寄存器中.能用单脉冲按步演示运算全过程.

  标签： 寄存器 补码 全加器 单脉冲

  上传时间： 2013-12-24

  上传用户：bjgaofei

• 这是一个4位全加器免费下载

  资源简介：这是一个4位全加器，用一个1位半价做的一位全加，然后做成的四位半加。

  标签： 全加器

  上传时间： 2016-04-30

  上传用户：上善若水

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  标签： xilinx VHDL 01 02

  上传时间： 2014-09-06

  上传用户：han_zh

• 用VHDL语言采用串行方法实现用1位全加器实现4位全加器免费下载

  资源简介：用VHDL语言采用串行方法实现用1位全加器实现4位全加器

  标签： VHDL 全加器 语言 串行

  上传时间： 2016-05-27

  上传用户：hongmo

• 用1位半减器构成一位全减器免费下载

  资源简介：用1位半减器构成一位全减器，之后再构成8位全减器。有三个组件：h_suber，一位半减器，f_suber，一位全减器，f_suber8，8位全减器。

  标签： 半减器 减

  上传时间： 2016-06-30

  上传用户：mpquest

• 7400 2输入端四与非门 7401 集电极开路2输入端四与非门 7402 2输入端四或非门 7403 集电极开路2输入端四与非门 7404 六反相器 7405 集电极开路六反相器免费下载

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  标签： 输入端 7400 7401 7402

  上传时间： 2014-01-10

  上传用户：jackgao

• 1. 本程序使用一个定时器和任意 2 个 I/O 口模拟一个串行口。 2. 1位起始位免费下载

  资源简介：1. 本程序使用一个定时器和任意 2 个 I/O 口模拟一个串行口。 2. 1位起始位，8位数据位，1位停止位。发数据位时先发低位。 3. 支持半双工通讯。收、发波特率相同。 4. 应把定时器中断优先级设置为最高级。 5. 本程序每接收一个字节后就把它放到一个队...

  标签： 程序 定时器 串行口 模拟

  上传时间： 2016-10-22

  上传用户：tonyshao

• 4位全加器设计免费下载

  资源简介：4位全加器设计，包含半加器构成全加器，由全加器构成4位全加器及其拓展

  标签： 全加器

  上传时间： 2017-05-06

  上传用户：dreamboy36

• 4位二进制加法器免费下载

  资源简介：4位二进制加法器，vhdl实现,外带译码器部分，清晰简洁，可读性好

  标签： 二进制 加法器

  上传时间： 2017-07-03

  上传用户：1101055045

• 一个四位二进制加/减运算器。 要求：当控制端G＝0时做加运算免费下载

  资源简介：一个四位二进制加/减运算器。 要求：当控制端G＝0时做加运算，G＝1时做减运算。用发光二极管表示运算结果的正、负。用数码管显示运算结果：加运算时，相加之和不超过15，减运算时，结果可正可负，但都用原码表示。

  标签： 二进制 减 运算器 控制

  上传时间： 2013-12-17

  上传用户：chfanjiang

• 从键盘输入两个数字(0~7)之间 （1）用16进制表示两个数的和 （2）用四位二进制表示两个数的差免费下载

  资源简介：从键盘输入两个数字(0~7)之间 （1）用16进制表示两个数的和 （2）用四位二进制表示两个数的差，结果一定>=0 （3）用两位十进制表示两个数的积 exemple:

  标签： 键盘 输入 数字 二进制

  上传时间： 2015-02-24

  上传用户：zhenyushaw

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  标签： vhdl 半加器 全加器 仿真

  上传时间： 2014-11-25

  上传用户：zycidjl

• 用一位全加器组成四位全加器. 所用语言是Verilog HDL. 主要用在加法器的设计中。免费下载

  资源简介：用一位全加器组成四位全加器. 所用语言是Verilog HDL. 主要用在加法器的设计中。

  标签： Verilog HDL 全加器 语言

  上传时间： 2015-05-02

  上传用户：zukfu

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  标签： Adder Ripple ripple Carry

  上传时间： 2015-05-13

  上传用户：我们的船长