部分组合逻辑数字电路的VHDL代码，包含必要的功能描述
上传时间： 2014-01-01
上传用户：cjf0304
基于逻辑数字电路的抢答器设计毕业设计这是一份非常不错的资料，欢迎下载，希望对您有帮助！
上传时间： 2021-12-02
上传用户：zhaiyawei
电子电气工程系-基于逻辑数字电路的抢答器设计毕业设计报告-34px这是一份非常不错的资料，欢迎下载，希望对您有帮助！
上传时间： 2022-01-12
上传用户：
数字电路与逻辑设计 电子教案 doc
上传时间： 2013-06-08
上传用户：eeworm
专辑类-电子基础类专辑-153册-2.20G 数字电路与逻辑设计-电子教案-15.0M-doc.zip
上传时间： 2013-04-24
上传用户：啊飒飒大师的
数字电路与逻辑设计
上传时间： 2013-11-14
上传用户：honyeal
数字电路第一章：与、或、非逻辑关系 复合逻辑关系 逻辑关系的描述
上传时间： 2015-09-29
上传用户：1079836864
本文详细分析了COOLRUNNER系列CPLD的结构,特点及功能,使用VHDL语言实现数字逻辑,实现了水下冲击波记录仪电路的数字电路部分.
标签： COOLRUNNER CPLD VHDL 分
上传时间： 2013-12-18
上传用户：shawvi
利用一块芯片完成除时钟源、按键、扬声器和显示器（数码管）之外的所有数字电路功能。所有数字逻辑功能都在CPLD器件上用VHDL语言实现。这样设计具有体积小、设计周期短（设计过程中即可实现时序仿真）、调试方便、故障率低、修改升级容易等特点。 本设计采用自顶向下、混合输入方式（原理图输入—顶层文件连接和VHDL语言输入—各模块程序设计）实现数字钟的设计、下载和调试。 一、 功能说明 已完成功能 1. 完成秒／分／时的依次显示并正确计数； 2. 秒／分／时各段个位满10正确进位，秒／分能做到满60向前进位； 3. 定时闹钟：实现整点报时，又扬声器发出报时声音； 4. 时间设置，也就是手动调时功能：当认为时钟不准确时，可以分别对分／时钟进行调整； 5. 利用多余两位数码管完成秒表显示：A、精度达10ms；B、可以清零；C、完成暂停 可以随时记时、暂停后记录数据。 待改进功能： 1. 闹钟只是整点报时，不能手动设置报时时间，遗憾之一； 2. 秒表不能向秒进位，也就是最多只能记时100ms； 3. 秒表暂停记录数据后不能在原有基础上继续计时，而是复位重新开始。 【注意】秒表为后来添加功能，所以有很多功能不成熟！
上传时间： 2014-01-02
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数字电路中的组合逻辑电路，看看，挺有用的。
上传时间： 2016-04-30
上传用户：李梦晗
