AMD四核CPU代码优化指南。全书分十二节，详细讲述了优化的原理的举例，是编译器开发人员，代码优化人员的必备工具书
上传时间： 2013-12-24
上传用户：wendy15
Exynos 4系列四核处理器用户手册
标签： Quad_User_Manaul_Public_REV Exynos 100
上传时间： 2013-11-08
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高通骁龙各代处理器解析
上传时间： 2013-11-16
上传用户：zaizaibang
rk3288是瑞芯微电子最新的四核硬解码芯片。
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上传时间： 2015-04-25
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飞凌嵌入式-LS1043A LS1046A核心板硬件设计手册第一章 NXP QorIQ LS104xA 简介 QorIQ® LS104xA 处理器是恩智浦面向嵌入式网络推出的一款四核 64 位 ARM®处理器。LS1023A (双 核版本)和 LS104xA (四核版本)可通过支持无风扇设计的灵活 I/O 封装，提供超过 10 Gbps 的性能。这款 SoC 是专为小规格网络和工业应用而设计的解决方案，针对经济型低端 PCB 进行了 BOM 优化，降低了 电源成本，采用了单时钟设计。全新 0.9V 版本的 LS104xA 和 LS1023A 能够面向无线 LAN 和以太网供电 系统提供额外的功耗节省。全新 23x23 封装方式，支持引脚兼容设计，可扩展至 LS1046A (四核 A72 处 理器)。QorIQ LS104xA 能够提升双核 32 位 ARM 产品的性能，并且延续了 QorIQ 系列一贯的 I/O 灵活性， 集成了 QUICC Engine®，继续提供对 HDLC、TDM 或 Profibus 的无缝支持。 FET104xA-C 核心板 CPU 采用的是 LS1043AXE8QQB 和 LS1046AXE8T1A。如下为 LS1043A 和 LS1046A 的应用处理框图：
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上传时间： 2022-03-06
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全志H6 开发板评估板 CADENCE_ORCAD硬件原理图+PCB文件，全志H6采用arm 四核A53架构，搭配MaliT720 GPU，支持OpenGL3.1，支持DDR4、EMMC5.0，芯片性能比上一代提高77%，解码支持4K@60fps，最高分辨率可达6K(5780×2890)，支持 HDR10、HLG，并集成Allwinner Smartcolor3.0智能画质引擎，另外，H6还提供了多种高速接口，包括USB3.0，PCIe2.0，千兆网口等，传输更快，信号更强。
上传时间： 2022-05-12
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RK3399是瑞芯微推出的一款低功耗、高性能的应用处理器芯片，该芯片基于Big.Little架构,即具有独立的NEON协同处理器的双核Cortex-A72及四核Cortex-A53组合架构，主要应用于计算机、个人互联网移动设备、VR、广告机等智能终端设备。RK3399内置多个高性能硬件处理引擎，能够支持多种格式的视频解码，如：4K*2K@60fps H.264/H.265/VP9，也支持1080P@30fps的H.264/MVC/VP8 以及高质量的JPEG编解码和图像的前后处理器。宁远电子科技最新研发的DLT3399A产品，搭建了最新android7.1 系统，2G 内存，16G EMMC 存诸。DLT3399A产品为消费类电子、VR设备、人脸识别设备、车载控制、机器人、智能终端、MID、无线通讯、医疗设备、工业控制等行业产品的应用开发而设计，超强的视频处理能力，超高清视频输出优势，尤其适合做工业控制、广告机和人脸识别设备等。DLT3399A其丰富的接口、精湛的设计，可供广大企业用户做产品使用。
上传时间： 2022-07-25
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USB2．0接口和基于ARM核的SOC系统的应用已经非常广泛，特别在电子消费类领域。包含USB2,0接口的ARM系统则更是市场的需求。本文介绍一种基于ARM核的USB2,0接口IP(AHB_USB2.0)的设计，主要对其中的串行接口引擎(SIE)的设计进行讨论。 该 AHB_USB2.0 IP核支持USB2.0协议，并兼容USB1.1协议；支持AMBA2.0协议和UTMI 1.05协议。该IP核一侧通过UTMI接口或ULPI接口的PHY与USB2.0主机端进行通信；另一侧则通过AHB总线与ARM相连。 AHB_USB2.0 IP核在硬件上分为三个大模块：ULPI模块(ULPI)、串行接口引擎(SIE)模块和AHB总线接口模块(AHB)。ULPI模块实现了UTMI接口转ULPI接口。串行接口引擎(SIE)模块为USB2.0的数据链路层协议处理模块，为整个IP核的核心部分，进一步分为四个子模块——GLC(全局控制模块)，PIE(PHY接口处理引擎)，SIF(系统接口逻辑)和EPB(端点缓冲模块)。GLC模块负责整个IP的复位控制，IP时钟的开关提示等；PIE模块负责处理USB的事务级传输，包括组包解包等；SIF模块负责协议相关寄存器组和端点缓冲区的读写，跨时钟域信号的处理和PIE所需的控制信号的产生；AHB模块负责IP核与ARM通信和DMA功能的实现。 该IP核的软件设计遵循USB协议，Bulk Only协议和UFI协议，由外挂ARM实现USB设备命令和UFI命令的解析，并执行相应的操作。设计了IP核与ARM之间的多种数据传输方法，通过软件实现常规数据读写访问、内部DMA或外部DMA等多种方式的切换。 本IP已经通过EDA验证和FPGA测试，并且已经在内嵌ARM核的FPGA系统上实现了多个U盘。这个FPGA系统的正确工作，证明了AHB_USB2.01P核设计是正确的。
上传时间： 2013-05-17
上传用户：qqoqoqo
本文从AES的算法原理和基于ARM核嵌入式系统的开发着手，研究了AES算法的设计原则、数学知识、整体结构、算法描述以及AES存住的优点利局限性。 针对ARM核的体系结构及特点，对AES算法进行了优化设计，提出了从AES算法本身和其结构两个方面进行优化的方法，在算法本身优化方面是把加密模块中的字节替换运算、列混合运算和解密模块中的逆列混合运算中原来的复杂的运算分别转换为简单的循环移位、乘和异或运算。在算法结构优化方面是在输入输山接口上采用了4个32位的寄存器对128bits数据进行了并行输入并行输出的优化设计；在密钥扩展上的优化设计是采用内部扩展，即在进行每一轮的运算过程的同时算出下一轮的密钥，并把下一轮的密钥暂存在SRAM里，使得密钥扩展与加/解密运算并行执行；加密和解密优化设计是将轮函数查表操作中的四个操作表查询工作合并成一个操作表查询工作，同时为了使加密代码在解密代码中可重用，节省硬件资源，在解密过程中采用了与加密相一致的过程顺序。 根据上述的优化设计，基于ARM核嵌入式系统的ADS开发环境，提出了AES实现的软硬件方案、AES加密模块和解密模块的实现方案以及测试方案，总结了基于ARM下的高效编程技巧及混合接口规则，在集成开发环境下对算法进行了实现，分别得出了初始密钥为128bits、192bits和256bits下的加密与解密的结果，并得剑了正确验证。在性能测试的过程中应用编译器的优化选项和其它优化技巧优化了算法，使算法具有较高的加密速度。
上传时间： 2013-04-24
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模拟电子技术基础（第四版）课件 康华光主编 PPT格式
上传时间： 2013-05-15
上传用户：eeworm
