针对在xilinx平台上应用DDR3时,总结的一些设计和仿真经验,讲解配备图文。
上传时间: 2016-11-08
上传用户:saleicool
FGPA设计教程经典 XILINX设计教程
标签: cn_XILINX eetop 14.5 ISE 设计教程
上传时间: 2017-04-26
上传用户:lijian0714
eetop.cn_Verilog HDL程序设计与实践(xilinx)
标签: cn_Verilog xilinx eetop HDL 程序设计 实践eetop.cn_Verilog HDL程序设计与实践(xilinx)
上传时间: 2017-04-27
上传用户:lijian0714
海康 WEB3.0控件开发包V1.0.8_20150626
标签: 20150626 WEB3 0.8 V1 海 控件 开发包
上传时间: 2017-05-16
上传用户:tcl529802053
《LabVIEW 8.20程序设计从入门到精通》随书教学课件及习题(基础篇部分)
上传时间: 2018-05-31
上传用户:nogod999
本文主要介绍如何在Vivado设计套件中进行时序约束,原文出自Xilinx中文社区。 Vivado软件相比于ISE的一大转变就是约束文件,ISE软件支持的是UCF(User Constraints File),而Vivado软件转换到了XDC(Xilinx Design Constraints)。XDC主要基于SDC(Synopsys Design Constraints)标准,另外集成了Xilinx的一些约束标准,可以说这一转变是Xilinx向业界标准的靠拢。Altera从TimeQuest开始就一直使用SDC标准,这一改变,相信对于很多工程师来说是好事,两个平台之间的转换会更加容易些。
上传时间: 2018-07-13
上传用户:yalsim
微处理器系统结构与嵌入式系统设计(第二版)课件,非常全面!
上传时间: 2018-12-05
上传用户:shenyoufu
Xilinx Zynq-7000 嵌入式系统设计与实现书籍和源码,这个是百度云盘的形式上传的。
标签: Xilinx 7000 Zynq 嵌入式系统设计与实现、书籍和源码
上传时间: 2019-06-08
上传用户:风且行吖
介绍ActiveX控件在工控领域设计应用的文章
上传时间: 2021-04-06
上传用户:zhy379
华为FPGA设计规范 VERILOG约束 编程规范时序分析等全套资料:FPGA技巧Xilinx.pdfHuaWei Verilog 约束.rarSynplify工具使用指南(华为文档)[1].rar.rarVerilog HDL 华为入门教程.rarVerilog典型电路设计 华为.rar一种将异步时钟域转换成同步时钟域的方法.pdf华为coding style.rar华为FPGA设计流程指南.doc华为FPGA设计规范.rar华为VHDL设计风格和实现.rar华为专利:一种快速无毛刺的时钟倒换方法.rar华为专利:华为小数分频.rar华为以太网时钟同步技术_时钟透传技术白皮书.rar华为硬件工程师手册目前最全版本.rar华为面经.doc华为面经.rar静态时序分析与逻辑...pdf
上传时间: 2021-11-05
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