USB接口控制器参考设计,xilinx提供VHDL代码 usb xilinx vhdl ; This program is free software; you can redistribute it and/or modify ; it under the terms of the GNU General Public License as published by ; the Free Software Foundation; either version 2 of the License, or ; (at your option) any later version. ; ; This program is distributed in the hope that it will be useful, ; but WITHOUT ANY WARRANTY; without even the implied warranty of ; MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE. See the ; GNU General Public License for more details. ; ; You should have received a copy of the GNU General Public License ; along with this program; if not, write to the Free Software ; Foundation, Inc., 675 Mass Ave, Cambridge, MA 02139, USA.
上传时间： 2013-10-29
上传用户：zhouchang199
ref-sdr-sdram-vhdl代码 SDR SDRAM Controller v1.1 readme.txt This readme file for the SDR SDRAM Controller includes information that was not incorporated into the SDR SDRAM Controller White Paper v1.1. The PLL is targeted at APEX(TM) devices. Please regenerate for your chosen architecture. Last updated September, 2002 Copyright ?2002 Altera Corporation. All rights reserved.
上传时间： 2013-10-23
上传用户：半熟1994
UART 4 UART参考设计，Xilinx提供VHDL代码 uart_vhdl This zip file contains the following folders: \vhdl_source -- Source VHDL files: uart.vhd - top level file txmit.vhd - transmit portion of uart rcvr.vhd - - receive portion of uart \vhdl_testfixture -- VHDL Testbench files. This files only include the testbench behavior, they do not instantiate the DUT. This can easily be done in a top-level VHDL file or a schematic. This folder contains the following files: txmit_tb.vhd -- Test bench for txmit.vhd. rcvr_tf.vhd -- Test bench for rcvr.vhd.
上传时间： 2013-11-02
上传用户：18862121743
各种功能的计数器实例（VHDL源代码）:
上传时间： 2013-10-19
上传用户：xanxuan
各种功能的计数器实例（VHDL源代码）:ENTITY counters IS PORT ( d : IN INTEGER RANGE 0 TO 255; clk : IN BIT; clear : IN BIT; ld : IN BIT; enable : IN BIT; up_down : IN BIT; qa : OUT INTEGER RANGE 0 TO 255; qb : OUT INTEGER RANGE 0 TO 255; qc : OUT INTEGER RANGE 0 TO 255; qd : OUT INTEGER RANGE 0 TO 255; qe : OUT INTEGER RANGE 0 TO 255; qf : OUT INTEGER RANGE 0 TO 255; qg : OUT INTEGER RANGE 0 TO 255; qh : OUT INTEGER RANGE 0 TO 255; qi : OUT INTEGER RANGE 0 TO 255;
上传时间： 2013-10-09
上传用户：松毓336
SPI（Serial Peripheral Interface，串行外围接口）是Motorola公司提出的外围接口协议，它采用一个串行、同步、全双工的通信方式，解决了微处理器和外设之间的串行通信问题，并且可以和多个外设直接通信，具有配置灵活，结构简单等优点。根据全功能SPI总线的特点，设计的SPI接口可以最大发送和接收16位数据；在主模式和从模式下SPI模块的时钟频率最大可以达到系统时钟的1/4，并且在主模式下可以提供具有四种不同相位和极性的时钟供从模块选择；可以同时进行发送和接收操作，拥有中断标志位和溢出中断标志位。
上传时间： 2013-11-11
上传用户：himbly
以SPI总线技术为基础，用微控制器S3C2450X和电平转换芯片MAX3088设计了一个RS-422接口电路，将SPI单端非平衡传输信号转换为RS-422差分信号。在保证SPI同步传输的高效性和高速性的同时，还增强了信号的抗干扰能力。 主要使用9 个信号主机输入G从机输出C 主机输出从机输入 串行时钟C 或外设片选或从机选择信号由从机在主机的控制下产生信号用于禁止或使能外设的收发功能为高电平时\" 禁止外设接收和发送数据为低电平时\" 允许外设接收和发送数据! 图1 所示是微处理器通过与外设连接的示意图!
上传时间： 2014-03-21
上传用户：lizhen9880
由VLSI自主研发的 1M spi 静态存储器
上传时间： 2013-10-11
上传用户：yqs138168
DES 加密算法的VHDL和VERILOG 源程序及其TESTBENCH。
标签： TESTBENCH VERILOG VHDL DES
上传时间： 2015-01-04
上传用户：songyue1991
i2c总线的vhdl实现和vxworks的文件系统
上传时间： 2015-01-06
上传用户：王小奇
