一个QEP电路的verilog代码。输入信号是光电编码器的A相和B相信号和一个处理时钟，输出的是计数信号和方向信号。
上传时间： 2014-01-21
上传用户：wangdean1101
基于verilog HDL的自动售货机控制电路设计: 可以对5种不同种类的货物进行自动售货,价格分别为A=1.00,B=1.50,C=1.80,D=3.10,E=5.00 。售货机可以接受1元,5角,1角三种硬币(即有三种输入信号IY,IWJ,IYJ),并且在一个3位7段LED(二位代表元,一位代表角)显示以投入的总钱数，最大9.90元，如果大于该数值，新投入的硬币会退出,选择货物的输入信号Ia,Ib,Ic,Id,Ie和一个放弃信号In,输出指示信号为 Sa, Sb ,Sc ,Sd, Se 分别表示售出相应的货物,同时输出的信号yuan, jiao代表找零,相应每个脉冲代表找零相应的硬币，上述输入和输出信号均是一个固定宽度的脉冲信号。
上传时间： 2016-07-12
上传用户：lanwei
a verilog prigram for SPI
上传时间： 2016-07-22
上传用户：天诚24
Verilog module containing a synthesizable CRC function // * polynomial: (0 1 8) // * data width: 8
标签： synthesizable containing polynomial function
上传时间： 2016-09-26
上传用户：lacsx
A clock writing by Verilog which can count from 00:00 to 23:59. With a C file to see the simulation results. A co-design example of C and Verilog.
标签： simulation Verilog writing clock
上传时间： 2016-10-12
上传用户：王者A
A code writing by Verilog which can find medium value. With a C file to see the simulation results. A co-design example of C and Verilog.
标签： simulation Verilog writing results
上传时间： 2014-11-18
上传用户：ljt101007
to use verilog code and c to translate a RGB bmp image(512*512) to a gray level image
上传时间： 2014-06-13
上传用户：bruce5996
As the source code name, this code is writing in Verilog and also inside the folder there is a c code to see the simulation results from verilog.
上传时间： 2013-12-27
上传用户：wangdean1101
Clock_Dithering_Verilog this is a Clock u_dither, 大家想要做Verilog去抖动的可以参考.
标签： Clock_Dithering_Verilog u_dither Verilog Clock
上传时间： 2013-12-09
上传用户：
this a book about the verilog-hdl design and circuit simulation and synthesize example
标签： verilog-hdl simulation synthesize and
上传时间： 2016-11-03
上传用户：GavinNeko
