v-HDL

给定一个带权有向图 G=(V,E)

给定一个带权有向图 G=(V,E) ，其中每条边的权是一个非负实数。另外，还给定 V 中的一个项点，称为源。现在我们要计算从源到所有其他各项点的最短路径长度。这里的长度是指路上各边权之和。这个问题通常称为单源最短路径问题。

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上传时间： 2014-08-29

上传用户：dreamboy36
Verilog HDL Synthesis, A Practical Primer 学习Verilog HDL一本很不错的英文书

Verilog HDL Synthesis, A Practical Primer 学习Verilog HDL一本很不错的英文书，比较透彻

标签： Verilog HDL Synthesis Practical

上传时间： 2016-01-19

上传用户：hongmo
verilog HDL 基础实验源码

verilog HDL 基础实验源码，比较实用

标签： verilog HDL 基础实验源码

上传时间： 2016-01-19

上传用户：lxm
verilog HDL 接口试验源代码

verilog HDL 接口试验源代码，比较实用。

标签： verilog HDL 接口源代码

上传时间： 2016-01-19

上传用户：qiao8960
verilog HDL综合实验源代码

verilog HDL综合实验源代码，比较实用

标签： verilog HDL 实验源代码

上传时间： 2016-01-19

上传用户：tb_6877751
用Verilog HDL写的数字时钟,已经在开发板上验证过的,绝对原创,使用数码管进行显示!

用Verilog HDL写的数字时钟,已经在开发板上验证过的,绝对原创,使用数码管进行显示!

标签： Verilog HDL 数字时钟开发板

上传时间： 2013-12-03

上传用户：lnnn30
占用资源少的verilog HDL uart接口；采用固定波特率115200

占用资源少的verilog HDL uart接口；采用固定波特率115200，可以修改程序中的分频来修改波特率，模式为1个启始位，8位数据位，1个停止位；带1字节缓存；当缓存空时输出空信号

标签： verilog 115200 uart HDL

上传时间： 2013-12-28

上传用户：kikye
verilog设计练习进阶,针对的读者是 verilog hdl的初学者。

verilog设计练习进阶,针对的读者是 verilog hdl的初学者。

标签： verilog hdl 进阶初学者

上传时间： 2014-01-24

上传用户：thinode
本书提供用J B u i l d e r开发数据库应用程序、创建分布式应用程序以及编写J a v a B e a n 组件的高级资料。它包括下列几个部分： • 第一部分是“开发数据库应用

本书提供用J B u i l d e r开发数据库应用程序、创建分布式应用程序以及编写J a v a B e a n 组件的高级资料。它包括下列几个部分： • 第一部分是“开发数据库应用程序”，它提供关于使用J b u i l d e r的D a t a E x p r e s s数据库体系结构的信息，并解释原始数据组件和类之间的相互关系，以及怎样使用它们来创建你的数据库应用程序。它还解释怎样使用Data Modeler(数据模型器)和 Application Generator（应用程序生成器）创建数据驱动的客户机/服务器应用程序。 • 第二部分是“开发分布式应用程序”，它提供关于使用ORB Explorer、用J B u i l d e r 创建多级的分布应用程序、调试分布式应用程序、用J a v a定义C O R B A接口以及使用s e r v l e t等的信息。 • 第三部分是“创建J a v a B e a n”，它解释怎样开发新的J a v a B e a n组件，描述在组件开发中涉及的任务, 怎样使用B e a n s E x p r e s s创建新的J a v a B e a n，以及关于属性、事件、B e a nIn f o类和其他方面的详细情况。

标签： 8226 数据库应用程序分

上传时间： 2014-01-03

上传用户：wpt
Compress - SuperFast Packer v.3.0.zip

Compress - SuperFast Packer v.3.0.zip

标签： SuperFast Compress Packer zip

上传时间： 2016-01-27

上传用户：xaijhqx