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  • 全加器的VHDL_CODE和test_bench 無須解壓縮密碼

    全加器的VHDL_CODE和test_bench 無須解壓縮密碼

    标签: test_bench VHDL_CODE 全加器

    上传时间: 2013-12-22

    上传用户:hongmo

  • 8篇测试向量(test_bench)和波形产生的例子(VHDL语言

    8篇测试向量(test_bench)和波形产生的例子(VHDL语言,开发环境:FPGA)

    标签: test_bench VHDL 测试 向量

    上传时间: 2013-12-10

    上传用户:qiao8960

  • SDRAM读写控制的实现与Modelsim仿真

    软件开发环境:ISE 7.1i 硬件开发环境:红色飓风II代-Xilinx版 1. 本实例用于控制开发板上面的SDRAM完成读写功能; 先向SDRAM里面写数据,然后再将数据读出来做比较,如果不匹配就通过LED变亮显示出来,如果一致,LED就不亮。 2. part1目录是使用Modelsim仿真的工程; 3. part2目录是在开发版上面验证的工程; 2.1. part1_32目录是4m32SDRAM的仿真工程; 2.2. part1_16目录是4m16SDRAM的仿真工程; \model文件夹里面是仿真模型; \rtl文件夹里面是源文件; \sim文件夹里面是仿真工程; \test_bench文件夹里面是测试文件; \wave文件夹里面是仿真波形。 3.1. 工程在\project文件夹里面; 3.2. 源文件和管脚分配在\rtl文件夹里面; 3.3. 下载文件在\download文件夹里面,.mcs为PROM模式下载文件,.bit为JTAG调试下载文件。

    标签: Modelsim SDRAM 读写 控制

    上传时间: 2013-04-24

    上传用户:ZJX5201314

  • <Floating Point Unit Core> fpupack.vhd pre_norm_addsub.vhd addsub_28.vhd post_norm_addsub.

    <Floating Point Unit Core> fpupack.vhd pre_norm_addsub.vhd addsub_28.vhd post_norm_addsub.vhd pre_norm_mul.vhd mul_24.vhd vcom serial_mul.vhd post_norm_mul.vhd pre_norm_div.vhd serial_div.vhd post_norm_div.vhd pre_norm_sqrt.vhd sqrt.vhd post_norm_sqrt.vhd comppack.vhd fpu.vhd ***For simulation **** To run the simulation read readme.txt in folder test_bench.

    标签: vhd post_norm_addsub pre_norm_addsub Floating

    上传时间: 2014-01-18

    上传用户:czl10052678