UCos-ii_在STM32上的移植详解
上传时间： 2013-11-05
上传用户：linlin
图文详解T60机器拆解过程.
上传时间： 2013-12-27
上传用户：kinochen
本书全面介绍基于 32 位ARM 架构嵌入式微处理器的软、硬件系统的高级应用开发， 以Cirrus Logic 的EP93XX（ARM920T 核）系列微处理器为基础，包含EP93XX 的体系结 构特点、片内资源、软硬件开发平台、嵌入式操作系统移植及应用程序开发等内容，着重 强调了基于EP93XX 系统微处理器的硬件系统设计，嵌入式实时操作系统eCos 在EP93XX 系列微处理器上的移植及应用开发，嵌入式Linux 操作系统及应用程序开发，设备驱动程 序的开发等内容，最后以一个完整的系统开发说明嵌入式应用系统设计的一般流程。 全书内容以应用为出发点，内容详尽，可作为 ARM 应用技术开发人员的参考用书， 以及高等院校相关专业的师生阅读使用。
上传时间： 2013-11-15
上传用户：lanhuaying
CST天线阵模块详解(Array Wizard)
上传时间： 2013-10-23
上传用户：远远ssad
Allegro16.6 破解过程详解 1. 安装 licensemanager （ 可以安装到任何盘 ） ，最后问选择 license 路径时，单击cancel ，然后finish ，安装完成后重新启动电脑。
上传时间： 2013-10-20
上传用户：netwolf
C语言符号及关键字详解
上传时间： 2013-12-19
上传用户：回电话#
Allegro16.6 破解过程详解 1. 安装 licensemanager （ 可以安装到任何盘 ） ，最后问选择 license 路径时，单击cancel ，然后finish ，安装完成后重新启动电脑。
上传时间： 2013-11-11
上传用户：sjb555
Verilog_HDL的基本语法详解（夏宇闻版）:Verilog HDL是一种用于数字逻辑电路设计的语言。用Verilog HDL描述的电路设计就是该电路的Verilog HDL模型。Verilog HDL既是一种行为描述的语言也是一种结构描述的语言。这也就是说，既可以用电路的功能描述也可以用元器件和它们之间的连接来建立所设计电路的Verilog HDL模型。Verilog模型可以是实际电路的不同级别的抽象。这些抽象的级别和它们对应的模型类型共有以下五种： 系统级（system）：用高级语言结构实现设计模块的外部性能的模型。 算法级（algorithm）：用高级语言结构实现设计算法的模型。 RTL级（Register Transfer Level）：描述数据在寄存器之间流动和如何处理这些数据的模型。 门级（gate-level）：描述逻辑门以及逻辑门之间的连接的模型。 开关级（switch-level）：描述器件中三极管和储存节点以及它们之间连接的模型。 一个复杂电路系统的完整Verilog HDL模型是由若干个Verilog HDL模块构成的，每一个模块又可以由若干个子模块构成。其中有些模块需要综合成具体电路，而有些模块只是与用户所设计的模块交互的现存电路或激励信号源。利用Verilog HDL语言结构所提供的这种功能就可以构造一个模块间的清晰层次结构来描述极其复杂的大型设计，并对所作设计的逻辑电路进行严格的验证。 Verilog HDL行为描述语言作为一种结构化和过程性的语言，其语法结构非常适合于算法级和RTL级的模型设计。这种行为描述语言具有以下功能： · 可描述顺序执行或并行执行的程序结构。 · 用延迟表达式或事件表达式来明确地控制过程的启动时间。 · 通过命名的事件来触发其它过程里的激活行为或停止行为。 · 提供了条件、if-else、case、循环程序结构。 · 提供了可带参数且非零延续时间的任务（task）程序结构。 · 提供了可定义新的操作符的函数结构（function）。 · 提供了用于建立表达式的算术运算符、逻辑运算符、位运算符。 · Verilog HDL语言作为一种结构化的语言也非常适合于门级和开关级的模型设计。因其结构化的特点又使它具有以下功能： - 提供了完整的一套组合型原语（primitive）; - 提供了双向通路和电阻器件的原语; - 可建立MOS器件的电荷分享和电荷衰减动态模型。 Verilog HDL的构造性语句可以精确地建立信号的模型。这是因为在Verilog HDL中，提供了延迟和输出强度的原语来建立精确程度很高的信号模型。信号值可以有不同的的强度，可以通过设定宽范围的模糊值来降低不确定条件的影响。 Verilog HDL作为一种高级的硬件描述编程语言，有着类似C语言的风格。其中有许多语句如：if语句、case语句等和C语言中的对应语句十分相似。如果读者已经掌握C语言编程的基础，那么学习Verilog HDL并不困难，我们只要对Verilog HDL某些语句的特殊方面着重理解，并加强上机练习就能很好地掌握它，利用它的强大功能来设计复杂的数字逻辑电路。下面我们将对Verilog HDL中的基本语法逐一加以介绍。
标签： Verilog_HDL
上传时间： 2014-12-04
上传用户：cppersonal
ISE新建工程及使用IP核步骤详解
上传时间： 2015-01-01
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ISE13[1].1_设计流程详解
上传时间： 2015-01-01
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