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strobe

  • 一种新型基于strobe相关的BOC信号多径抑制算法

    多径干扰信号是导航接收机测量过程中遇到的主要误差源之一。针对Galileo系统以及GPS现代化过程中拟使用的BOC调制信号,研究了基于strobe相关的BOC信号跟踪过程中的多径抑制方法。分析了多径效应对码跟踪精度的影响,从鉴相函数入手,提出了一种新的En-strobe相关法。运用窄相关法、strobe相关法和En-strobe相关法对BOC(1,1)信号和CBOC(6,1,1/11)信号进行多径抑制性能分析。仿真结果表明En-strobe相关法在中短延迟的情况下能够很好的抑制多径误差,且性能优于窄相关法和strobe相关法。

    标签: strobe BOC 信号 多径

    上传时间: 2013-10-25

    上传用户:脚趾头

  • A simple C program to strobe the LEDsvia Port D. The strobe rate is to be set by adjusting the volta

    A simple C program to strobe the LEDsvia Port D. The strobe rate is to be set by adjusting the voltage drop over a potentiometer that is sampled by an ADC.

    标签: strobe D. adjusting the

    上传时间: 2014-01-09

    上传用户:lifangyuan12

  • An assembly to strobe the LEDsvia Port D. The strobe rate is to be set by adjusting the voltage drop

    An assembly to strobe the LEDsvia Port D. The strobe rate is to be set by adjusting the voltage drop over a potentiometer that is sampled by an ADC

    标签: strobe D. adjusting the

    上传时间: 2015-03-21

    上传用户:13681659100

  • MSP430在频率测量系统中的应用

       介绍一种以MSP430单片机为基础的智能频率测量系统,采用硬件逻辑与软件指令相结合的方式控制闸门,实现0 MHz~10 MHz范围内无档切换的等精度测量。 Abstract:  An intelligent frequency measurement system based on MSP430 singlechip is introduced. The system uses a way that can combine hardware logic and software instructions to contronl the strobe ,and completes the functions of equal precision in the range of 0MHz~10MHz without shifting

    标签: MSP 430 频率测量

    上传时间: 2013-10-28

    上传用户:dbs012280

  • cd4094驱动程序

    cd4094驱动程序,驱动1位共阴极数码管,pic12c508a作为控制器,gp0-gp2分别为data,clk,strobe.

    标签: 4094 cd 驱动程序

    上传时间: 2015-04-02

    上传用户:gaojiao1999

  • 站长:我所上传的是FX2开发板的相关程序及驱动,绝对是有市场的,FX2开发板在市上卖到800-500元,有了这些程序,就可以自己设计了,不用发钱买了. The purpose of this cod

    站长:我所上传的是FX2开发板的相关程序及驱动,绝对是有市场的,FX2开发板在市上卖到800-500元,有了这些程序,就可以自己设计了,不用发钱买了. The purpose of this code is to demonstrate how to utilize EZUSB FX2 PORTC strobe FEATURE.

    标签: purpose this FX2 800

    上传时间: 2013-12-30

    上传用户:ynwbosss

  • FPGA读写SD卡读取BMP图片通过LCD显示例程实验 Verilog逻辑源码Quartus工程文件

    FPGA读写SD卡读取BMP图片通过LCD显示例程实验 Verilog逻辑源码Quartus工程文件+文档说明,FPGA型号Cyclone4E系列中的EP4CE6F17C8,Quartus版本17.1。1 实验简介在前面的实验中我们练习了 SD 卡读写,VGA 视频显示等例程,本实验将 SD 卡里的 BMP 图片读出,写入到外部存储器,再通过 VGA、LCD 等显示。本实验如果通过液晶屏显示,需要有液晶屏模块。2 实验原理在前面的实验中我们在 VGA、LCD 上显示的是彩条,是 FPGA 内部产生的数据,本实验将彩条替换为 SD 内的 BMP 图片数据,但是 SD 卡读取速度远远不能满足显示速度的要求,只能先写入外部高速 RAM,再读出后给视频时序模块显示module top( input                       clk, input                       rst_n, input                       key1, output [5:0]                seg_sel, output [7:0]                seg_data, output                      vga_out_hs,        //vga horizontal synchronization output                      vga_out_vs,        //vga vertical synchronization output[4:0]                 vga_out_r,         //vga red output[5:0]                 vga_out_g,         //vga green output[4:0]                 vga_out_b,         //vga blue output                      sd_ncs,            //SD card chip select (SPI mode) output                      sd_dclk,           //SD card clock output                      sd_mosi,           //SD card controller data output input                       sd_miso,           //SD card controller data input output                      sdram_clk,         //sdram clock output                      sdram_cke,         //sdram clock enable output                      sdram_cs_n,        //sdram chip select output                      sdram_we_n,        //sdram write enable output                      sdram_cas_n,       //sdram column address strobe output                      sdram_ras_n,       //sdram row address strobe output[1:0]                 sdram_dqm,         //sdram data enable output[1:0]                 sdram_ba,          //sdram bank address output[12:0]                sdram_addr,        //sdram address inout[15:0]                 sdram_dq           //sdram data);parameter MEM_DATA_BITS         = 16  ;            //external memory user interface data widthparameter ADDR_BITS             = 24  

    标签: fpga

    上传时间: 2021-10-27

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  • FPGA读取OV5640摄像头数据并通过VGA或LCD屏显示输出的Verilog逻辑源码Quartu

    FPGA读取OV5640摄像头数据并通过VGA或LCD屏显示输出的Verilog逻辑源码Quartus工程文件+文档说明,FPGA型号Cyclone4E系列中的EP4CE6F17C8,Quartus版本17.1。module top( input                       clk, input                       rst_n, output                      cmos_scl,          //cmos i2c clock inout                       cmos_sda,          //cmos i2c data input                       cmos_vsync,        //cmos vsync input                       cmos_href,         //cmos hsync refrence,data valid input                       cmos_pclk,         //cmos pxiel clock output                      cmos_xclk,         //cmos externl clock input   [7:0]               cmos_db,           //cmos data output                      cmos_rst_n,        //cmos reset output                      cmos_pwdn,         //cmos power down output                      vga_out_hs,        //vga horizontal synchronization output                      vga_out_vs,        //vga vertical synchronization output[4:0]                 vga_out_r,         //vga red output[5:0]                 vga_out_g,         //vga green output[4:0]                 vga_out_b,         //vga blue output                      sdram_clk,         //sdram clock output                      sdram_cke,         //sdram clock enable output                      sdram_cs_n,        //sdram chip select output                      sdram_we_n,        //sdram write enable output                      sdram_cas_n,       //sdram column address strobe output                      sdram_ras_n,       //sdram row address strobe output[1:0]                 sdram_dqm,         //sdram data enable output[1:0]                 sdram_ba,          //sdram bank address output[12:0]                sdram_addr,        //sdram address inout[15:0]                 sdram_dq           //sdram data);

    标签: fpga ov5640 摄像头

    上传时间: 2021-12-18

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  • 基于FPGA设计的sdram读写测试实验Verilog逻辑源码Quartus工程文件+文档说明 DR

    基于FPGA设计的sdram读写测试实验Verilog逻辑源码Quartus工程文件+文档说明,DRAM选用海力士公司的 HY57V2562 型号,容量为的 256Mbit,采用了 54 引脚的TSOP 封装, 数据宽度都为 16 位, 工作电压为 3.3V,并丏采用同步接口方式所有的信号都是时钟信号。FPGA型号Cyclone4E系列中的EP4CE6F17C8,Quartus版本17.1。timescale 1ps/1psmodule top(input                        clk,input                        rst_n,output[1:0]                  led,output                       sdram_clk,     //sdram clockoutput                       sdram_cke,     //sdram clock enableoutput                       sdram_cs_n,    //sdram chip selectoutput                       sdram_we_n,    //sdram write enableoutput                       sdram_cas_n,   //sdram column address strobeoutput                       sdram_ras_n,   //sdram row address strobeoutput[1:0]                  sdram_dqm,     //sdram data enable output[1:0]                  sdram_ba,      //sdram bank addressoutput[12:0]                 sdram_addr,    //sdram addressinout[15:0]                  sdram_dq       //sdram data);parameter MEM_DATA_BITS          = 16  ;        //external memory user interface data widthparameter ADDR_BITS              = 24  ;        //external memory user interface address widthparameter BUSRT_BITS             = 10  ;        //external memory user interface burst widthparameter BURST_SIZE             = 128 ;        //burst sizewire                             wr_burst_data_req;       // from external memory controller,write data request ,before data 1 clockwire                             wr_burst_finish;         // from external memory controller,burst write finish

    标签: fpga sdram verilog quartus

    上传时间: 2021-12-18

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  • 用IO模拟SPI总线

    1.1系统设计说明本设计使用普通10口模拟标准SPI总线,实现SPMC65P2404A的多机通信。SPI(Serial Peripheral Interface)总线系统是一种同步串行外设接口,它使用4条线:串行时钟线(SCK)、数据输出线、输入线和片选线(SS),支持同步全双工通信方式。在本设计中,用1号从机采集按键,2号从机通过一个拨码开关控制一个计数器进行计数,从机获得的键值和计数值将送主机,主机用4个数码管显示。主机显示的形式为:从机号+键值(或计数值).1.2系统框图1.3通信时序SPI采用同步全双工通信方式,时钟信号SCK由主机产生。主从机的通信时序图分别如图1-2和图1-3所示:当待发送数据写入发送缓冲器后,便启动数据发送,数据接收和发送以字节为单位。时序图中,Sample strobe为输入数据采样点,例如从机在SCK的上升沿对输入数据进行采样接收,主机在SCK的下降沿对输入数据进行采样接收。SPIF是发送或接收完一字节数据后产生的标志,主机或从机传输完一字节的数据后该标志被置为1,可以用于主程序查询或产生SPI中断,在中断服务程序中或查询程序之后需将该标志写0,以清除该标志位。ss为从机的片选线,当SS-0时,该从机有效,接收主机发送的命令;当SS-1时,该从机的输出端(SDO)处于悬浮状态。

    标签: io模拟 spi总线

    上传时间: 2022-06-19

    上传用户:wangshoupeng199