汽车仪表是驾驶员获取汽车状态信息的关键设备，对汽车的安全行驶起着重要的作用。近年来，随着计算机、微电子和各种现场总线通信技术的广泛应用，汽车电子技术得到了迅猛的发展，汽车仪表盘上显示的信息不断增加，传统的机械式、电气式组合仪表越来越无法满足使用的需求。特别是随着汽车GPS导航、自动驾驶等新技术的日趋成熟，汽车仪表成为集显示、控制、通讯、娱乐为一体的汽车综合信息显示中心已经指日可待。 本文提出并设计了一种以ARM器件为CPU，以嵌入式Linux为操作系统的车载仪表盘系统。该仪表盘以嵌入式微处理器为核心，对汽车的各种信息状态，如电池电压、车速等参数进行采集、处理、显示和报警提示，驾驶员根据报警提示的结果进行相应的处理，以使汽车安全正常行驶。仪表盘本身作为汽车CAN总线的一个节点，支持CAN通信，可以接收来自其它CAN节点的信息并显示，也可以发送控制信息至其它CAN节点。该仪表盘在外型上不同于传统的汽车仪表，其显示端使用一个LCD显示屏代替原有的显示设备，汽车运行的所有状态信息都在该屏上显示，但为延续传统的操作习惯，将原来的车速、发动机转速等用指针显示的信息在显示屏上以模拟表的形式显示。并对越限工况和各种违规操作，在显示屏上以图形指示灯的形式闪烁显示并同时以真人语音进行提醒。 本文在简要介绍了汽车仪表发展趋势的基础上，重点论述了嵌入式系统的开发流程和模式，包括开发平台的搭建、驱动程序的开发、图形显示界面的开发和应用程序的设计。在嵌入式系统设计中，硬件、软件的可裁剪是其最大的特点，因此，增加功能模块(比如本系统中用到的CAN通信模块、音频输出模块等)是嵌入式系统设计中的一个重点和难点，所以本文重点之一是放在驱动模块的设计上。同时，作为信息显示中心，信息显示要求及时、准确、有美感，因此，图形界面的开发也是重点之一。 本课题所设计的汽车仪表，作为综合信息显示中心的一个雏形，可以方便地扩展GPS导航系统、汽车后视摄像系统、网络系统等模块，相信进一步的研究和开发，汽车综合信息显示中心将成为未来汽车上重要的一部分。
上传时间： 2013-06-13
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嵌入式系统是以应用为中心，以计算机为基础，并且软硬件可裁剪，适用于应用系统对功能、可靠性、成本、体积、功耗有严格要求的专用计算机系统。嵌入式系统一般由嵌入式微处理器、外围硬件设备、嵌入式操作系统以及用户的应用程序4部分组成，用于实现对其它设备的控制、监视或管理等功能。其广泛应用于控制领域、消费电子产品等行业，已成为现代电子领域的重要研究方向之一。而随着电子技术，多媒体技术及网络技术快速发展，视频监控系统也正在向嵌入式，数字化，网络化方向发展。嵌入式视频监控系统充分利用大规模集成电路和网络的科技成果，实现体积小巧，性能稳定，通讯便利的监控产品。本项的目的正是建立一个完整的基于 ARM9 核心处理器和嵌入式 Linux 操作系统的嵌入式视频监控系统。 本项目是在 ARM 微处理器平台上，移植嵌入式Linux操作系统，并完成视频采集、压缩、传输任务。系统采用 ARM 微处理器 AT91RM9200作为主处理器，以视频采集芯片 ADV7181 作为视频采集设备，用 H.263视频压缩协议对视频数据进行压缩，最后通过中兴通信公司 MG815+CDMA通信模块传输到服务器上。 本论文主要分成五个章节： 第一章:首先介绍ARM和嵌入式Linux操作系统的特点和当前的发展概况，然后说明了本文的课题背景及意义； 第二章:描述了硬件开发平台。本系统采用了 ALTMEL 的AT91RM9200为核心的开发平台，并扩展了以视频采集模块和CDMA无线传输模块； 第三章:描述了本系统的软件开发平台，包括嵌入式Linux开发流程以及移植到具体硬件平台需要完成的工作，如 U-Boot 的移植、Linux内核的编译与裁剪、文件系统的制作等； 第四章:首先论述了本系统中的难点 FIFO 设备的驱动编写，随后在对H.263视频压缩编码叙述的基础上针对块匹配运动估计给出了一种改进的菱形搜索算法代替原有的三步搜索法，并且通过实验结果证明，经算法改进优化的新菱形算法优于原先的三步搜索法； 第五章:得出了实验结果，完成了视频数据的无线网络传输。
上传时间： 2013-04-24
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二维条码的识别和RFID技术是当今最主要的自动识别技术，分别适用于不同场合，具有保密性强、无接触式信息传递等特点，目前广泛应用于物流、公共交通、仓储、车辆识别等领域。 本文以RFID和条码技术为基础，设计出了一种新的应用模式：将RFID技术和条码技术与可移动的智能终端相结合，移动智能终端设备作为RFID模块和二维条码扫描模块的载体，RFID模块和二维条码扫描模块作为数据的采集主体，将采集到的数据传送给后台数据库，实现对RFID标签和二维条码信息的采集、处理与传输。物流终端以WinCE5．0操作系统为平台，具有可扩展功能的特性，支持基于WinCE开发的第三方软件的使用，缩短了开发周期。 本文针对手持式设备的特点和实际要求，对终端软硬件系统整体结构进行了规划，在研究了基于ARM9体系结构的Samsung S3C2440A处理器的基础上，完成了时钟电路、包括Nand Flash和SDRAM的存储器电路、RFID读写模块接口电路、条码扫描模块接口电路、串口电路、ⅡS音频电路、LCD/触摸屏接口电路的设计，并利用Platform Builder工具定制了适用于终端的WinCE操作系统。最后提出了设计的不足和改进之处。
上传时间： 2013-06-08
上传用户：zhoujunzhen
该论文的工作主要分为两部分,第一部分是介绍与数字高清晰度电视(HDTV)码流发生器配套的信源解码板的设计与实现.信源解码板是整个码流发生器的重要组成部分,该论文在介绍相关标准MPEG-2和AC-3以及整个码流发生器功能的基础上提出了用ST公司的芯片组实现HDTV信源解码板的设计方案.论文详细分析了各个功能模块的具体设计方法以及实现时应注意的问题.目前该课题已经成功结题,各项技术指标完全符合合作单位的要求.该论文的第二部分主要是进行基于FPGA的显示器测试信号发生器的研究与开发.在对测试信号发生器所需产生的13种测试图案和所要适应的18种显示格式的介绍之后,该论文提出了以FLEX10K50为核心控制芯片的显示器测试信号发生器的设计方案.该论文详细讨论了FPGA设计中各个功能模块的划分和设计实现方法,并介绍了对FLEX10K50进行配置的方法.
上传时间： 2013-04-24
上传用户：yoleeson
近年来提出的光突发交换OBS(Optical．Burst Switching)技术，结合了光路交换(OCS)与光分组交换(OPS)的优点，有效支持高突发、高速率的多种业务，成为目前研究的热点和前沿。 本论文围绕国家“863”计划资助课题“光突发交换关键技术和试验系统”，主要涉及两个方面：LOBS边缘节点核心板和光板FPGA的实现方案，重点关注于边缘节点核心板突发包组装算法。 本文第一章首先介绍LOBS网络的背景、架构，分析了LOBS网络的关键技术，然后介绍了本论文后续章节研究的主要内容。 第二章介绍了LOBS边缘节点的总体结构，主要由核心板和光板组成。核心板包括千兆以太网物理层接入芯片，突发包组装FPGA，突发包调度FPGA，SDRAM以及背板驱动芯片($2064)等硬件模块。光板包括$2064，发射FPGA，接收FPGA，光发射机，光接收机，CDR等硬件模块。论文对这些软硬件资源进行了详细介绍，重点关注于各FPGA与其余硬件资源的接口。 第三章阐明了LOBS边缘节点FPGA的具体实现方法，分为核心板突发包组装FPGA和光板FPGA两部分。核心板FPGA对数据和描述信息分别存储，仅对描述信息进行处理，提高了组装效率。在维护突发包信息时，实时查询和更新FEC配置表，保证了对FEE状态表维护的灵活性。在读写SDRAM时都采用整页突发读写模式，对MAC帧整帧一次性写入，读取时采用超前预读模式，对SDRAM内存的使用采取即时申请方式，十分灵活高效。光板FPGA分为发射和接收两个方向，主要是将进入FPGA的数据进行同步后按照指定的格式发送。 第四章总结了论文的主要内容，并对LOBS技术进行展望。本论文组帧算法采用动态组装参数表的方法，可以充分支持各种扩展，包括自适应动态组装算法。
上传时间： 2013-05-26
上传用户：AbuGe
IAR下建立STM32工程,IAR下建立STM32工程
上传时间： 2013-07-22
上传用户：heminhao
本文以电子不停车收费系统课题为背景，设计并实现了基于FPGA的π/4-DOPSK全数字中频发射机和接收机。π/4-DQPSK广泛应用于移动通信和卫星通信中，具有频带利用率高、频谱特性好、抗衰落性能强的特点。 近年来现场可编程门阵列(FPGA)器件在芯片逻辑规模和处理速度等方面性能的迅速提高，用硬件编程实现无线功能的软件无线电技术在理论和实用化上都趋于成熟和完善，因此可以把数字调制，数字上/下变频，数字解调在同一块FPGA上实现，即实现了中频发射机和接收机一体化的片上可编程系统(SOPC，System On Programmabie Chip)。 本文首先根据指标要求对数字收发机方案进行设计，确定了适合不停车收费系统的全数字发射机和接收机的结构，接着根据π/4-DQPSK发射机和接收机的理论，设计并实现了基于FPGA的成形滤波器SRRC、半带滤波器HB和定时算法并给出性能分析，最后给出硬件测试平台上结果和测试结果分析。
上传时间： 2013-07-18
上传用户：saharawalker
随着科学技术的发展与公共安全保障需求的提高，视频监控系统在工业生产、日常生活、警备与军事方面的应用越来越广泛。采用基于 FPGA 的SOPC技术、H．264压缩编码技术和网络传输控制技术实现网络视频监控系统，在稳定性、功能、成本与扩展性等方面都有着突出的优势，具有重要的学术意义与实用意义， 本课题所设计的网络视频监控系统由以Nios Ⅱ为核心的嵌入式图像服务器、相关网络设备与若干PC机客户端组成。嵌入式图像服务器实时采集图像，采用H．264 编码算法进行压缩，并持续监听网络。PC机客户端可通过网络对服务器进行远程访问，接收编码数据，使用H．264解码算法重建图像并实时显示，使监控人员有效地掌握现场情况， 在嵌入式图像服务器设计阶段，本文首先进行了芯片选型与开发平台选择。然后构建图像采集子系统，采用双缓存乒乓交换的方法设计图像采集用户自定义模块。接着设计双Nios Ⅱ架构的SOPC系统，阐述了双软核设计中定制连接、内存芯片共享、数据搬移、通信与互斥的解决方法。同时完成了网络服务器的设计，采用μC/OS-Ⅱ进行多任务的管理与调度， H．264视频压缩编解码算法设计与实现是本文的重点。文中首先分析H．264．标准，规划编解码器结构。接着设计了16×16帧内预测算法，并设计宏块扫描方式，采用两次判决策略进行预测模式选择。然后设计4×4子块扫描方式，编写整数变换与量化算法程序。熵编码采用Exp-Golomb编码与CAVLC相结合的方案，针对除拖尾系数之外的非零系数值编码子算法，实现了一种基于表示范围判别的编码方法。最后设计了网络传输的码流组成格式，并针对编码算法设计相应解码算法。使用VC++完成算法验证，并进行测试，观察不同参数下压缩率与失真度的变化。 算法验证完成后，本文进行了PC机客户端设计，使其具有远程访问、H．264解码与实时显示的功能。同时将H．264 编码算法程序移植到NiosⅡ中，并将嵌入式图像服务器与若干客户端接入网络进行联合调试，构建完整的网络视频监控系统， 实验结果表明，本系统视频压缩率高，监控图像质量良好，充分证明了系统软硬件与图像编解码算法设计成功。本系统具有成本低、扩展性好及适用范围广等优点，发展前景十分广阔。
上传时间： 2013-08-03
上传用户：88mao
作为嵌入式系统核心的微处理器，是SOC不可或缺的“心脏”，微处理器的性能直接影响着整个SOC的性能。 与国际先进技术相比，我国在这一领域的研究和开发工作还相当落后，这直接影响到我国信息产业的发展。本着赶超国外先进技术，填补我国在该领域的空白以摆脱受制于国外的目的，我国很多科研单位和公司进行了自己的努力和尝试。经过几年的探索，已经有多种自主知识产权的处理器芯片完成了设计验证并逐渐进入市场化阶段。我国已结束无“芯”的历史，并向设计出更高性能处理器的目标迈进。 艾科创新微电子公司的VEGA处理器，是公司凭借自己的技术力量和科研水平设计出的一款64位高性能RSIC微处理器。该处理器基于MIPSISA构架，采用五级流水线的设计，并且使用了高性能处理器所广泛采用的虚拟内存管理技术。设计过程中采用自上而下的方法，根据其功能将其划分为取指、译码、算术逻辑运算、内存管理、流水线控制和cache控制等几个功能块，使得我们在设计中能够按照其功能和时序要求进行。 本文的首先介绍了MIPS微处理器的特点，通过对MIPS指令集和其五级流水线结构的介绍使得对VEGA的设计有了一个直观的认识。在此基础上提出了VEGA的结构划分以及主要模块的功能。作为采用虚拟内存管理技术的处理器，文章的主要部分介绍了VEGA的虚拟内存管理技术，将VEGA的内存管理单元(MMU)尤其是内部两个翻译后援缓冲(TLB)的设计作为重点给出了流水线处理器设计的方法。结束总体设计并完成仿真后，并不能代表设计的正确性，它还需要我们在实际的硬件平台上进行验证。作为论文的又一重点内容，介绍了我们在VEGA验证过程中使用到的FPGA的主要配置单元，FPGA的设计流程。VEGA的FPGA平台是一完整的计算机系统，我们利用在线调试软件XilinxChipscope对其进行了在线调试，修正其错误。 经过模块设计到最后的FPGA验证，VEGA完成了其逻辑设计，经过综合和布局布线等后端流程，VEGA采用0.18工艺流片后达到120MHz的工作频率，可在其平台上运行Windows-CE和Linux嵌入式操作系统，达到了预计的设计要求。
上传时间： 2013-07-07
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JPEG2000是新一代的静态图像压缩标准，它相比JPEG有很多新的特性，如渐进传输和感兴趣区域编码等，因而它具有广阔的应用前景，特别是在数码相机、PDA等便携式设备中。 JPEG2000的核心主要包括小波变换和基于最优化截断点的嵌入式块编码(EBCOT)算法，其计算复杂度远远高于JPEG，完全采用软件方案实现将会占用大量的处理器时间和内存开销，而且速度较慢，实时处理的能力较差。为了推广JPEG2000在便携式产品、消费类电子产品中的应用，打开巨大的潜在市场，研究硬件实现的算法实时处理方案具有重要的应用价值。 EBCOT算法是一个两层的编码引擎，其中的上下文编码的运算量约占到总运算量的50％，是提高编码速度的关键算法之一。由于上下文编码大部分都是逻辑运算，没有复杂的数学运算，但逻辑控制流程复杂繁琐，对存储器访问频繁，采用DSP或者其他的通用处理器通过指令控制实现该算法，未能显著提高编码速度。本文采用FPGA芯片，以电路逻辑的方式来实现该算法并进行优化，在研究和分析了上下文编码算法运算特点的基础上，设计了列判断和交错存储相结合的硬件实现方案，并采用硬件描述语言Verilog在寄存器传输级描述了相应的硬件电路。通过功能仿真和逻辑综合后，所获得的上下文编码模块最大时钟频率为101MHz，且能在130ms内完成对一幅512×512灰度图像的编码，性能比Jasper软件中的实现方案提高了75％。 JPEG2000的一个重要特性是其具有渐进传输的能力，而码流组织是获得渐进传输特性的技术关键。码流组织通过在输出码流中安排数据包的先后顺序来实现渐进传输的目的。本文对JPEG2000中实现渐进传输的机制进行了分析，并研究了码流组织的算法实现。 为了对JPEG2000算法实现进行验证，本文设计了基于FPGA和ARM的验证实验平台，其中FPGA主要完成算法中运算量较大的小波变换、上下文编码和算术编码，而ARM处理器则完成码流组织、数据打包以及和PC机的通信。本文在该平台上对所设计的上下文编码算法和码流组织模块的设计进行了验证，实验结果表明本文设计的算法模块功能正确，并在一定程度上提高了编码速度。
上传时间： 2013-04-24
上传用户：独孤求源
