基于FPGA设计的sdrAM读写测试实验Verilog逻辑源码Quartus工程文件+文档说明，DRAM选用海力士公司的 HY57V2562 型号,容量为的 256Mbit,采用了 54 引脚的TSOP 封装, 数据宽度都为 16 位, 工作电压为 3.3V,并丏采用同步接口方式所有的信号都是时钟信号。FPGA型号Cyclone4E系列中的EP4CE6F17C8，Quartus版本17.1。timescale 1ps/1psmodule top(input clk,input rst_n,output[1:0] led,output sdrAM_clk, //sdrAM clockoutput sdrAM_cke, //sdrAM clock enableoutput sdrAM_cs_n, //sdrAM chip selectoutput sdrAM_we_n, //sdrAM write enableoutput sdrAM_cas_n, //sdrAM column address strobeoutput sdrAM_ras_n, //sdrAM row address strobeoutput[1:0] sdrAM_dqm, //sdrAM data enable output[1:0] sdrAM_ba, //sdrAM bank addressoutput[12:0] sdrAM_addr, //sdrAM addressinout[15:0] sdrAM_dq //sdrAM data);parameter MEM_DATA_BITS = 16 ; //external memory user interface data widthparameter ADDR_BITS = 24 ; //external memory user interface address widthparameter BUSRT_BITS = 10 ; //external memory user interface burst widthparameter BURST_SIZE = 128 ; //burst sizewire wr_burst_data_req; // from external memory controller,write data request ,before data 1 clockwire wr_burst_finish; // from external memory controller,burst write finish
标签：
fpga
sdrAM
verilog
quartus
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2021-12-18
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