利用锁相环(pll)和YTO相结合,设计出一种频率合成器。实现了3～7 GHz的频率覆盖和低于0.2 Hz的频率分辨率。全频段相噪均在-108 dBc/Hz@10 kHz以下,具有较高的实用价值。
上传时间： 2013-10-31
上传用户：258彼岸
结合直接数字频率合成（DDS）和锁相环（pll）技术完成了X波段低相噪本振跳频源的设计。文章通过软件仿真重点分析了本振跳频源的低相噪设计方法，同时给出了主要的硬件选择和详细电路设计过程。最后对样机的测试结果表明，本方案具有相位噪声低、频率控制灵活等优点，满足了实际工程应用。
上传时间： 2013-11-12
上传用户：jiwy
摘要: 介绍了时钟分相技术并讨论了时钟分相技术在高速数字电路设计中的作用。 关键词: 时钟分相技术; 应用 中图分类号: TN 79 文献标识码:A 文章编号: 025820934 (2000) 0620437203 时钟是高速数字电路设计的关键技术之一, 系统时钟的性能好坏, 直接影响了整个电路的 性能。尤其现代电子系统对性能的越来越高的要求, 迫使我们集中更多的注意力在更高频率、 更高精度的时钟设计上面。但随着系统时钟频率的升高。我们的系统设计将面临一系列的问 题。 1) 时钟的快速电平切换将给电路带来的串扰(Crosstalk) 和其他的噪声。 2) 高速的时钟对电路板的设计提出了更高的要求: 我们应引入传输线(T ransm ission L ine) 模型, 并在信号的匹配上有更多的考虑。 3) 在系统时钟高于100MHz 的情况下, 应使用高速芯片来达到所需的速度, 如ECL 芯 片, 但这种芯片一般功耗很大, 再加上匹配电阻增加的功耗, 使整个系统所需要的电流增大, 发 热量增多, 对系统的稳定性和集成度有不利的影响。 4) 高频时钟相应的电磁辐射(EM I) 比较严重。 所以在高速数字系统设计中对高频时钟信号的处理应格外慎重, 尽量减少电路中高频信 号的成分, 这里介绍一种很好的解决方法, 即利用时钟分相技术, 以低频的时钟实现高频的处 理。 1 时钟分相技术 我们知道, 时钟信号的一个周期按相位来分, 可以分为360°。所谓时钟分相技术, 就是把 时钟周期的多个相位都加以利用, 以达到更高的时间分辨。在通常的设计中, 我们只用到时钟 的上升沿(0 相位) , 如果把时钟的下降沿(180°相位) 也加以利用, 系统的时间分辨能力就可以 提高一倍(如图1a 所示)。同理, 将时钟分为4 个相位(0°、90°、180°和270°) , 系统的时间分辨就 可以提高为原来的4 倍(如图1b 所示)。 以前也有人尝试过用专门的延迟线或逻辑门延时来达到时钟分相的目的。用这种方法产生的相位差不够准确, 而且引起的时间偏移(Skew ) 和抖动 (J itters) 比较大, 无法实现高精度的时间分辨。 近年来半导体技术的发展, 使高质量的分相功能在一 片芯片内实现成为可能, 如AMCC 公司的S4405, CY2 PRESS 公司的CY9901 和CY9911, 都是性能优异的时钟 芯片。这些芯片的出现, 大大促进了时钟分相技术在实际电 路中的应用。我们在这方面作了一些尝试性的工作: 要获得 良好的时间性能, 必须确保分相时钟的Skew 和J itters 都 比较小。因此在我们的设计中, 通常用一个低频、高精度的 晶体作为时钟源, 将这个低频时钟通过一个锁相环(pll ) , 获得一个较高频率的、比较纯净的时钟, 对这个时钟进行分相, 就可获得高稳定、低抖动的分 相时钟。 这部分电路在实际运用中获得了很好的效果。下面以应用的实例加以说明。2 应用实例 2. 1 应用在接入网中 在通讯系统中, 由于要减少传输 上的硬件开销, 一般以串行模式传输 图3 时钟分为4 个相位 数据, 与其同步的时钟信号并不传输。 但本地接收到数据时, 为了准确地获取 数据, 必须得到数据时钟, 即要获取与数 据同步的时钟信号。在接入网中, 数据传 输的结构如图2 所示。 数据以68MBös 的速率传输, 即每 个bit 占有14. 7ns 的宽度, 在每个数据 帧的开头有一个用于同步检测的头部信息。我们要找到与它同步性好的时钟信号, 一般时间 分辨应该达到1ö4 的时钟周期。即14. 7ö 4≈ 3. 7ns, 这就是说, 系统时钟频率应在300MHz 以 上, 在这种频率下, 我们必须使用ECL inp s 芯片(ECL inp s 是ECL 芯片系列中速度最快的, 其 典型门延迟为340p s) , 如前所述, 这样对整个系统设计带来很多的困扰。 我们在这里使用锁相环和时钟分相技术, 将一个16MHz 晶振作为时钟源, 经过锁相环 89429 升频得到68MHz 的时钟, 再经过分相芯片AMCCS4405 分成4 个相位, 如图3 所示。 我们只要从4 个相位的68MHz 时钟中选择出与数据同步性最好的一个。选择的依据是: 在每个数据帧的头部(HEAD) 都有一个8bit 的KWD (KeyWord) (如图1 所示) , 我们分别用 这4 个相位的时钟去锁存数据, 如果经某个时钟锁存后的数据在这个指定位置最先检测出这 个KWD, 就认为下一相位的时钟与数据的同步性最好(相关)。 根据这个判别原理, 我们设计了图4 所示的时钟分相选择电路。 在板上通过锁相环89429 和分相芯片S4405 获得我们所要的68MHz 4 相时钟: 用这4 个 时钟分别将输入数据进行移位, 将移位的数据与KWD 作比较, 若至少有7bit 符合, 则认为检 出了KWD。将4 路相关器的结果经过优先判选控制逻辑, 即可输出同步性最好的时钟。这里, 我们运用AMCC 公司生产的 S4405 芯片, 对68MHz 的时钟进行了4 分 相, 成功地实现了同步时钟的获取, 这部分 电路目前已实际地应用在某通讯系统的接 入网中。 2. 2 高速数据采集系统中的应用 高速、高精度的模拟- 数字变换 (ADC) 一直是高速数据采集系统的关键部 分。高速的ADC 价格昂贵, 而且系统设计 难度很高。以前就有人考虑使用多个低速 图5 分相技术应用于采集系统 ADC 和时钟分相, 用以替代高速的ADC, 但由 于时钟分相电路产生的相位不准确, 时钟的 J itters 和Skew 比较大(如前述) , 容易产生较 大的孔径晃动(Aperture J itters) , 无法达到很 好的时间分辨。 现在使用时钟分相芯片, 我们可以把分相 技术应用在高速数据采集系统中: 以4 分相后 图6 分相技术提高系统的数据采集率 的80MHz 采样时钟分别作为ADC 的 转换时钟, 对模拟信号进行采样, 如图5 所示。 在每一采集通道中, 输入信号经过 缓冲、调理, 送入ADC 进行模数转换, 采集到的数据写入存储器(M EM )。各个 采集通道采集的是同一信号, 不过采样 点依次相差90°相位。通过存储器中的数 据重组, 可以使系统时钟为80MHz 的采 集系统达到320MHz 数据采集率(如图6 所示)。 3 总结 灵活地运用时钟分相技术, 可以有效地用低频时钟实现相当于高频时钟的时间性能, 并 避免了高速数字电路设计中一些问题, 降低了系统设计的难度。
上传时间： 2013-12-17
上传用户：xg262122
Telecommunication, satellite links and set-top boxes allrequire tuning a high frequency oscillator. The actualtuning element is a varactor diode, a 2-terminal device thatchanges capacitance as a function of reverse bias voltage.1 The oscillator is part of a frequency synthesizingloop, as detailed in Figure 1. A phase locked loop (pll)compares a divided down representation of the oscillatorwith a frequency reference. The pll’s output is levelshifted to provide the high voltage necessary to bias thevaractor, which closes a feedback loop by voltage tuningthe oscillator. This loop forces the voltage controlledoscillator (VCO) to operate at a frequency determined bythe frequency reference and the divider’s division ratio.
上传时间： 2013-12-20
上传用户：ABCDE
对并联谐振逆变器的工作原理(即换流过程) 进行了分析,详细地分析并联逆变器各种情况下的工作状态;通过分析得出逆变器的最佳工作状态,即容性工作状态。对锁相环的结构做了简要分析,并给出其相位模型;在此基础上以CD4046为例介绍锁相环(pll) 电路参数的计算方法。设计了一种他激重复扫频转自激的逆变器启动电路,大大提高了逆变器启动的成功率。
上传时间： 2013-10-26
上传用户：busterman
PIC16C54C为8位单片机，指令字长12位，全部指令都是单字节指令，系统为哈佛结构，数据总线和程序总线各自独立分开，数据总线宽度为8位，程序总线宽度为12位，内部程序存储器为512×12位，内部数据寄存器为32×8位。 PIC16C54C有12根双向可独立编程I/O引脚，分为PortA和PortB两个端口，其中PortA为RA0～RA3，PortB为RB0～RB7，每根I/O引脚可由程序来编程决定其输入输出方向。 PIC16C54C提供四种可选振荡方式： - RC，低成本的阻容振荡方式 - XT，标准晶体/陶瓷振荡 - HS，高速晶体/陶瓷振荡 - LP，低功耗，低频晶体振荡 更多锁相环知识请访问 http://www.elecfans.com/zhuanti/pll.html
上传时间： 2013-12-23
上传用户：dianxin61
FEATURES400 MSPS internal clock speedIntegrated 10-bit DAC32-bit tuning wordPhase noise ≤ –120 dBc/Hz @ 1 kHz offset (DAC output)Excellent dynamic performance>75 dB SFDR @ 160 MHz (±100 kHz offset) AOUTSerial I/O control1.8 V power supplySoftware and hardware controlled power-down48-lead TQFP/EP packageSupport for 5 V input levels on most digital inputspll REFCLK multiplier (4× to 20×)Internal oscillator; can be driven by a single crystalPhase modulation capabilityMultichip synchronization
上传时间： 2014-12-04
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at91rm9200启动过程教程 系统上电，检测BMS，选择系统的启动方式，如果BMS为高电平，则系统从片内ROM启动。AT91RM9200的ROM上电后被映射到了0x0和0x100000处，在这两个地址处都可以访问到ROM。由于9200的ROM中固化了一个BOOTLOAER程序。所以PC从0X0处开始执行这个BOOTLOAER(准确的说应该是一级BOOTLOADER)。这个BOOTLOER依次完成以下步骤： 1、pll SETUP，设置pllB产生48M时钟频率提供给USB DEVICE。同时DEBUG USART也被初始化为48M的时钟频率； 2、相应模式下的堆栈设置； 3、检测主时钟源（Main oscillator）； 4、中断控制器（AIC）的设置； 5、C 变量的初始化； 6、跳到主函数。 完成以上步骤后，我们可以认为BOOT过程结束，接下来的就是LOADER的过程，或者也可以认为是装载二级BOOTLOER。AT91RM9200按照DATAFLASH、EEPROM、连接在外部总线上的8位并行FLASH的顺序依次来找合法的BOOT程序。所谓合法的指的是在这些存储设备的开始地址处连续的存放的32个字节，也就是8条指令必须是跳转指令或者装载PC的指令，其实这样规定就是把这8条指令当作是异常向量表来处理。必须注意的是第6条指令要包含将要装载的映像的大小。关于如何计算和写这条指令可以参考用户手册。一旦合法的映像找到之后，则BOOT程序会把找到的映像搬到SRAM中去，所以映像的大小是非常有限的，不能超过16K-3K的大小。当BOOT程序完成了把合法的映像搬到SRAM的任务以后，接下来就进行存储器的REMAP，经过REMAP之后，SRAM从映设前的0X200000地址处被映设到了0X0地址并且程序从0X0处开始执行。而ROM这时只能在0X100000这个地址处看到了。至此9200就算完成了一种形式的启动过程。如果BOOT程序在以上所列的几种存储设备中找到合法的映像，则自动初始化DEBUG USART口和USB DEVICE口以准备从外部载入映像。对DEBUG口的初始化包括设置参数115200 8 N 1以及运行XMODEM协议。对USB DEVICE进行初始化以及运行DFU协议。现在用户可以从外部（假定为PC平台）载入你的映像了。在PC平台下，以WIN2000为例，你可以用超级终端来完成这个功能，但是还是要注意你的映像的大小不能超过13K。一旦正确从外部装载了映像，接下来的过程就是和前面一样重映设然后执行映像了。我们上面讲了BMS为高电平，AT91RM9200选择从片内的ROM启动的一个过程。如果BMS为低电平，则AT91RM9200会从片外的FLASH启动，这时片外的FLASH的起始地址就是0X0了，接下来的过程和片内启动的过程是一样的，只不过这时就需要自己写启动代码了，至于怎么写，大致的内容和ROM的BOOT差不多，不同的硬件设计可能有不一样的地方，但基本的都是一样的。由于片外FLASH可以设计的大，所以这里编写的BOOTLOADER可以一步到位，也就是说不用像片内启动可能需要BOOT好几级了，目前AT91RM9200上使用较多的bootloer是u-boot，这是一个开放源代码的软件，用户可以自由下载并根据自己的应用配置。总的说来，笔者以为AT91RM9200的启动过程比较简单，ATMEL的服务也不错，不但提供了片内启动的功能，还提供了UBOOT可供下载。笔者写了一个BOOTLODER从片外的FLASHA启动，效果还可以。 uboot结构与使用uboot是一个庞大的公开源码的软件。他支持一些系列的arm体系，包含常见的外设的驱动，是一个功能强大的板极支持包。其代码可以 http://sourceforge.net/projects/u-boot下载 在9200上，为了启动uboot，还有两个boot软件包，分别是loader和boot。分别完成从sram和flash中的一级boot。其源码可以从atmel的官方网站下载。 我们知道，当9200系统上电后，如果bms为高电平，则系统从片内rom启动，这时rom中固化的boot程序初始化了debug口并向其发送'c'，这时我们打开超级终端会看到ccccc...。这说明系统已经启动，同时xmodem协议已经启动，用户可以通过超级终端下载用户的bootloader。作为第一步，我们下载loader.bin.loader.bin将被下载到片内的sram中。这个loder完成的功能主要是初始化时钟，sdram和xmodem协议，为下载和启动uboot做准备。当下载了loader.bin后，超级终端会继续打印：ccccc....。这时我们就可以下在uboot了。uboot将被下载到sdram中的一个地址后并把pc指针调到此处开始执行uboot。接着我们就可以在终端上看到uboot的shell启动了，提示符uboot>，用户可以uboot>help 看到命令列表和大概的功能。uboot的命令包含了对内存、flash、网络、系统启动等一些命令。 如果系统上电时bms为低电平，则系统从片外的flash启动。为了从片外的flash启动uboot,我们必须把boot.bin放到0x0地址出，使得从flash启动后首先执行boot.bin，而要少些boot.bin，就要先完成上面我们讲的那些步骤，首先开始从片内rom启动uboot。然后再利用uboot的功能完成把boot.bin和uboot.gz烧写到flash中的目的，假如我们已经启动了uboot,可以这样操作： uboot>protect off all uboot>erase all uboot>loadb 20000000 uboot>cp.b 20000000 10000000 5fff uboot>loadb 21000000 uboot>cp.b 210000000 10010000 ffff 然后系统复位，就可以看到系统先启动boot，然后解压缩uboot.gz，然后启动uboot。注意，这里uboot必须压缩成.gz文件，否则会出错。 怎么编译这三个源码包呢，首先要建立一个arm的交叉编译环境，关于如何建立，此处不予说明。建立好了以后，分别解压源码包，然后修改Makefile中的编译器项目，正确填写你的编译器的所在路径。 对loader和boot，直接make。对uboot,第一步：make_at91rm9200dk,第二步：make。这样就会在当前目录下分别生成*.bin文件,对于uboot.bin，我们还要压缩成.gz文件。 也许有的人对loader和boot搞不清楚为什么要两个，有什么区别吗？首先有区别，boot主要完成从flash中启动uboot的功能，他要对uboot的压缩文件进行解压，除此之外，他和loader并无大的区别，你可以把boot理解为在loader的基础上加入了解压缩.gz的功能而已。所以这两个并无多大的本质不同，只是他们的使命不同而已。 特别说名的是这三个软件包都是开放源码的，所以用户可以根据自己的系统的情况修改和配置以及裁减，打造属于自己系统的bootloder。
上传时间： 2013-10-27
上传用户：wsf950131
1、 支持USB 1.1通讯协议；2、 支持高速（Full Speed、12Mbps ）和低速（Low Speed、1.5Mbps ）传输；3、 6MHz晶体，锁相环pll振荡器提供高速、低速所需时钟源；4、 支持3个端口（endpoint），可独立编程为IN 或 OUT端口。5、 PS/2：支持PS/2协议（eg.鼠标），与USB复用。
上传时间： 2013-11-03
上传用户：hbsunhui
应用软件根据BYPASS信号的值来决定是否使用pll。如果使用pll，那么它总是输出一个200MHz的时钟信号，并且联合系统分频器（SYSDIV）共同产生系统时钟。馈送到PWM模块的时钟由系统时钟提供。如果应用中需要较低的PWM时钟，那么在时钟信号到达PWM模块前可以使用PWM分频器（PWMDIV）先分频。ADC时钟使用一个时钟源（source）为200MHz的常量分频器，这就意味着如果要使ADC时钟的工作频率保持在14-18MHz范围内，必须使能并使用pll。
上传时间： 2013-10-17
上传用户：hjshhyy
