基于Altera公司FPGA芯片EP2C8Q208，嵌入MC8051 IP Core，用C语言对MC8051 IP Core进行编程，以其作为控制核心，实现系统控制。在FPGA芯片中，利用Verilog HDL语言进行编程，设计了以MC8051 IP Core为核心的控制模块、计数模块、锁存模块和LCD显示模块等几部分，实现了频率的自动测量，测量范围为0.1Hz~50MHz，测量误差0.01%。并实现测频率、周期、占空比等功能。
上传时间： 2013-10-14
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介绍了一种以FPGA为核心控制部件、运用超声波测距技术在空间中形成虚拟琴键，使用分频方式实现7个音阶的虚拟电子琴。经过ModelSim仿真测试与实物调试，该电子琴能较好地实现音乐弹奏功能，结构简单，娱乐性强，具有一定的市场推广价值。
上传时间： 2014-12-28
上传用户：kongrong
介绍了一种以FPGA为核心控制部件、运用超声波测距技术在空间中形成虚拟琴键，使用分频方式实现7个音阶的虚拟电子琴。经过ModelSim仿真测试与实物调试，该电子琴能较好地实现音乐弹奏功能，结构简单，娱乐性强，具有一定的市场推广价值。
上传时间： 2013-10-31
上传用户：喵米米米
介绍了多入多出-正交频分复用（MIMO-OFDM）系统，并分析了其发射机的实现原理。充分利用Altera公司Stratix系列现场可编程门阵列（FPGA）芯片和IP（知识产权）核，提出了一种切实可行的MIMO-OFDM基带系统发射机的FPGA实现方法。重点论述了适合于FPGA实现的对角空时分层编码（D-BLAST）的方法和实现原理以及各个主要模块的工作原理。并给出了其在ModelSim环境下的仿真结果。结果表明，本设计具有设计简单、快速、高效和实时性好等特点。
上传时间： 2013-10-13
上传用户：Aeray
提出一种基于FPGA的实时视频信号处理平台的设计方法，该系统接收低帧率数字YCbCr 视频信号，对接收的视频信号进行格式和彩色空间转换、像素和，利用片外SDRAM存储器作为帧缓存且通过时序控制器进行帧率提高，最后通过VGA控制模块对图像信号进行像素放大并在VGA显示器上实时显示。整个设计使用Verilog HDL语言实现，采用Altera公司的EP2S60F1020C3N芯片作为核心器件并对功能进行了验证。
上传时间： 2013-11-10
上传用户：sjb555
介绍了一种基于DSP和FPGA的磁铁电源控制器的设计方案，阐述了该控制器硬件系统的组成，包括信号调理电路、中间数据处理部分、后端的驱动电路。同时给出了DSP和FPGA之间通过SPI接口通信的具体流程和输出PWM波形死区部分的控制流程。设计的磁铁电源控制器有很好的控制和运算能力，同时具有很好的灵活性和可靠性。
上传时间： 2014-01-27
上传用户：suicoe
以Altera公司的Quartus Ⅱ 7.2作为开发工具，研究了基于FPGA的DDS IP核设计，并给出基于Signal Tap II嵌入式逻辑分析仪的仿真测试结果。将设计的DDS IP核封装成为SOPC Builder自定义的组件，结合32位嵌入式CPU软核Nios II，构成可编程片上系统（SOPC），利用极少的硬件资源实现了可重构信号源。该系统基本功能都在FPGA芯片内完成，利用 SOPC技术，在一片 FPGA 芯片上实现了整个信号源的硬件开发平台，达到既简化电路设计、又提高系统稳定性和可靠性的目的。
上传时间： 2013-11-06
上传用户：songkun
本文采用Altera公司的FPGA器件Cyclone III系列EP3C10作为核心器件构成了R-S（255，223）编码系统；利用Quartus II 9.0作为硬件仿真平台，用硬件描述语言Verilog_HDL实现编程，并且通过JTAG接口与EP3C10连接。R-S（Reed-Solomon）码是一类纠错能力很强的特殊的非二进制BCH码，能应对随机性和突发性错误，广泛应用于各种通信系统中和保密系统中。R-S（255，223）码能够检测32字节长度和纠错16字节长度的连续数据错误信息。
标签： CycloneIII RS编码
上传时间： 2013-11-07
上传用户：exxxds
为了对中频PCM信号进行直接解调，提出一种全新的数字化PCM中频解调器的设计方法。在实现过程中，采用大规模的FPGA芯片对位帧同步器进行了融合，便于设备的集成化和小型化。这种新型的中频解调器比传统的基带解调器具有硬件成本低和误码率低等优点。
上传时间： 2013-12-17
上传用户：ddddddos
建了一个基于Altera 的EP2S60硬件处理平台,利用Altera提供的FFT IP核,在100 MHz系统时钟下,数据吞吐率可达100 Ms/s。
上传时间： 2013-10-15
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