夏宇闻8位RISC_CPU的完整代码+TESTBENCH（已调试） modelsim工程文件，包括书中所测试的三个程序和相关数据，绝对可用~所有信号名均遵从原书。在论坛中没有找到testbench的，只有一个mcu的代码，但很多和书中的是不一样的，自己改了下下~`````大家多多支持啊~`我觉得书中也还是有些不尽如人意的地方，如clk_gen.v中clk2,clk4是没有用的，assign clk1=~clk再用clk1的negedge clk1来触发各个module也是不太好的，会使时序恶化，综合时很可能会setup vio的，所以觉得直接用clk的上升沿来触发各个module比较好
标签： TESTBENCH RISC_CPU modelsim 8位
上传时间： 2014-01-08
上传用户：ippler8
modelsim注册license解码解码
上传时间： 2014-01-07
上传用户：wpwpwlxwlx
IO ZONE,大名鼎鼎的文件系统性能测试软件的源代码.C写的,LINUX和WIN下都可以用
上传时间： 2013-12-12
上传用户：ljt101007
Modelsim DDR2 SDRAM files
上传时间： 2013-12-24
上传用户：chenjjer
it is a verilog code written for MAX1886 ADC interin modelsim simulator and it will synthesize in xinlix ise 8.2i.i have tested it om my kit.
标签： synthesize simulator modelsim interin
上传时间： 2017-03-22
上传用户：洛木卓
it is a verilog code written for digital watch in modelsim simulator and it will synthesize in xinlix ise 8.2i.i have tested it om my kit.[i mae my own kit for spartan2 device]
标签： synthesize simulator modelsim digital
上传时间： 2014-01-10
上传用户：kernaling
it is a verilog code written for FIFO in modelsim simulator and it will synthesize in xinlix ise 8.2i.i have tested it om my kit.[i mae my own kit for spartan2 device].you can use this code in any DSP project in which data entry is required.
标签： synthesize simulator modelsim verilog
上传时间： 2014-06-26
上传用户：zhuyibin
完整的基于Conxant平台的USB电视棒的WIN驱动程序。
上传时间： 2013-12-19
上传用户：ljt101007
典型实例13SDRAM读写控制的实现与Modelsim仿真
上传时间： 2014-01-25
上传用户：jyycc
WIN-TC 中文版 可以黏贴复制，使用方便！！！！！！！！！！
标签： WIN-TC
上传时间： 2014-01-11
上传用户：wff
