随着航天技术的发展，载人飞船、空间站等复杂航天器对空-地或空-空之间数据传输速率的要求越来越高。在此情况下，为了提高空间通信中数据传输的可靠性，保证接收端分路系统能和发送端一致，必须要经过帧同步。对卫星基带信号处理来说，帧同步是处理的第一步也是关键的一步。只有正确帧同步才能获取正确的帧数据进行数据处理。因此，帧同步的效率，将直接影响到整个卫星基带信号处理的结果。 @@ 本设计在研究CCSDS标准及帧同步算法的基础上，利用硬件描述语言及ISE9．2i开发平台在基于FPGA的硬件平台上设计并实现了单路数据输入及两路合路数据输入的帧同步算法，并解决了其中可能存在的帧滑动及模糊度问题。在此基础之上，针对两路合路输入时可能存在的两路输入不同步或帧滑动在两路中分布不均匀问题，设计实现了两路并行帧同步算法，并利用ModelSim SE 6．1f工具对上述算法进行了前仿真和后仿真，仿真结果表明上述算法符合设计要求。 @@ 本论文首先介绍了课题研究的背景及国内外研究现状，其次介绍了与本课题相关的基础理论及系统的软硬件结构。然后对单路数据输入帧同步、两路数据合路输入帧同步和两路并行帧同步算法的具体设计及实现过程进行了详细说明，并给出了后仿真结果及结果分析。最后，对论文工作进行了总结和展望，分析了其中存在的问题及需要改进的地方。 @@关键词 FPGA；CCSDS；帧同步：模糊度；帧滑动
上传时间： 2013-06-11
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随着计算机及其外围设备的发展，传统的并行接口和串行接口在灵活性和接口扩展等方面存在的缺陷愈来愈不可回避，并逐渐成为计算机通信的瓶颈。在这种情况下，通用串行总线(Universal Serial Bus，USB)诞生了。USB由于具有传输速率高、价格便宜、使用方便、灵活性高、支持热插拔、接口标准化和易于扩展等优点，目前已经成为计算机外设接口的主流技术，在计算机外围设备和消费类电子领域正获得越来越多的应用。 @@ 本文基于USB2．0协议规范，设计了一款支持高速和全速传输的USB2．0设备控制器IP核。文中着重介绍了这款设备控制器IP核的设计和FPGA验证工作，详细研究并分析了USB2．0规范，根据规范提出了一种USB2．0设备控制器整体构架方案，描述了各个功能子模块硬件电路的功能及实现。从可重用的角度出发，对设备控制器模块进行优化设计，增加多个灵活的配置选项，根据不同的应用对硬件进行配置，使其在满足要求的情况下去除冗余电路，以减少占用面积和功耗，从而使其灵活地应用于各种USB系统。本文还研究了IP核的验证方法，并对所设计的USB2．0设备控制器建立了功能完备的ModelSim仿真验证环境，搭建了FPGA硬件验证平台，设计了具有AHB接口的设备控制器和带有8051的设备控制器，并分别在FPGA平台上进行了功能验证。 @@ 本文所设计的USB2．0设备控制器IP核可配置性高，使用者可以自由配置所需端点的个数以及每个端点类型等，可以集成于多种USB系统中，适于各类USB设备的开发。本课题所取得的成果为USB2．0设备类的研究和开发积累了经验，并为后来实验室某项目测试芯片的USB数据采集提供了参考方案，也为未来USB3．0接口IP核的开发和应用奠定了基础。 @@关键词USB2．0控制器；IP核；FPGA；验证
上传时间： 2013-06-30
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3D加速引擎是3D图形加速系统的重要组成部分，以往在软件平台上对3D引擎的研究，实现了复杂的渲染模型和渲染算法，但这些复杂算法与模型在FPGA上综合实现具有一定难度，针对FPGA的3D加速引擎设计及其平台实现需要进一步研究。 本文在研究3D加速引擎结构的基础上，实现了基于FPGA的图像处理平台，使用模块化的思想，利用IP核技术分析设计实现了3D加速管道及其他模块，并进行了仿真、验证、实现。 图像处理平台选用Virtex-Ⅳ FPGA为核心器件，并搭载了Hynix HY5DU573222F-25、AT91FR40162S、XCF32P VO48及其他组件。 为满足3D加速引擎的实现与验证，设计搭建的图像处理平台还实现了DDR-SDRAM控制器模块、VGA输出模块、总线控制器模块、命令解释模块、指令寄存器模块及控制寄存器模块。 3D加速引擎设计包含3D加速渲染管道、视角变换管道、基元读取、顶点FIFO、基元FIFO、写内存等模块。针对FPGA的特性，简化、设计、实现了光照管道、纹理管道、着色管道和Alpha融合管道。 最后使用Modelsim进行了仿真测试和图像处理平台上的验证，其结果表明3D加速引擎设计的大部分功能得到实现，结果令人满意。
上传时间： 2013-07-30
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卷积码是广泛应用于卫星通信、无线通信等多种通信系统的信道编码方式。Viterbi算法是卷积码的最大似然译码算法，该算法译码性能好、速度快，并且硬件实现结构比较简单，是最佳的卷积码译码算法。随着可编程逻辑技术的不断发展，使用FPGA实现Viterbi译码器的设计方法逐渐成为主流。不同通信系统所选用的卷积码不同，因此设计可重配置的Viterbi译码器，使其能够满足多种通信系统的应用需求，具有很重要的现实意义。 本文设计了基于FPGA的高速Viterbi译码器。在对Viterbi译码算法深入研究的基础上，重点研究了Viterbi译码器核心组成模块的电路实现算法。本设计中分支度量计算模块采用只计算可能的分支度量值的方法，节省了资源；加比选模块使用全并行结构保证处理速度；幸存路径管理模块使用3指针偶算法的流水线结构，大大提高了译码速度。在Xilinx ISE8.2i环境下，用VHDL硬件描述语言编写程序，实现(2，1，7)卷积码的Viterbi译码器。在(2，1，7)卷积码译码器基础上，扩展了Viterbi译码器的通用性，使其能够对不同的卷积码译码。译码器根据不同的工作模式，可以对(2，1，7)、(2，1，9)、(3，1，7)和(3，1，9)四种广泛运用的卷积码译码，并且可以修改译码深度等改变译码器性能的参数。 本文用Simulink搭建编译码系统的通信链路，生成测试Viterbi译码器所需的软判决输入。使用ModelSim SE6.0对各种模式的译码器进行全面仿真验证，Xilinx ISE8.2i时序分析报告表明译码器布局布线后最高译码速度可达200MHz。在FPGA和DSP组成的硬件平台上进一步测试译码器，译码器运行稳定可靠。最后，使用Simulink产生的数据对本文设计的Viterbi译码器的译码性能进行了分析，仿真结果表明，在同等条件下，本文设计的Viterbi译码器与Simulink中的Viterbi译码器模块的译码性能相当。
上传时间： 2013-06-24
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数字图像通信的最广泛的应用就是数字电视广播系统，与以往的模拟电视业务相比，数字电视在节省频谱资源、提高节目质量方面带来了一场新的革命，而与此对应的DVB（Digital Video Broadcasting）标准的建立更是加速了数字电视广播系统的大规模应用。DVB标准选定MPEG—2标准作为音频及视频的编码压缩方式，随后对MPEG—2码流进行打包形成TS流（transport stream），进行多个传输流复用，最后通过不同媒介进行传输。在DVB标准的传输系统中，无论是卫星传输，电缆传输还是地面传输，为了保障图像质量，使数字节目在传输过程中避免出现因受到各种信道噪声干扰而出现失真的现象，都采用了信道编码的方式来保护传输数据。信道编码是数字通信系统中一个必需的、重要的环节。 信道编码设计方案的优劣决定了DVB系统的成功与否，本文重点研究了DVB系统中的信道编码算法及其FPGA实现方案，主要进行了如下几项工作： 1）介绍了DVB系统信道编码的基本概念及特点，深入研究了DVB标准中信道编码部分的关键技术，并针对每个信道编码模块进行工作原理分析、算法分析。 2）根据DVB信道编码的特点，重点对信道编码中四个模块，包括扰码、RS编码、卷积交织编码和卷积编码的FPGA硬件实现算法进行了比较详细的分析，并阐述了每个模块及QPSK调制的设计方案及实现模块功能的程序流程。 3）在RS（204，188）编码过程中，利用有限域常数乘法器的特点，对编码器进行了优化，在很大程度上提高了编码效率，卷积交织器部分采用RAM移位法，实现起来更为简单且节省了FPGA器件内部资源。 4）设计以Altera公司的QuartusⅡ为开发平台，利用FPGA芯片EP1C6Q240C8完成了信道编码各模块及QPSK调制的硬件实现，通过Verilog HDL描述和时序仿真来验证算法的可行性，并给出系统设计中减少毛刺的方法，使系统更为稳定。最终的系统仿真结果表明该系统工作稳定，达到了DVB系统信道编码设计的要求。
上传时间： 2013-06-26
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自20世纪90年代以来，随着计算机技术、超大规模集成电路技术和通信及网络技术的发展，微机保护和测控装置的性能得到大幅提升，以此为基础的变电站自动化系统在我国的电力系统中得到长足的发展和广泛的应用。 @@ 为增加产品的市场竞争力，电力系统二次设备生产厂商紧跟市场需求，将各种具有高性价比的新型处理器芯片和外围芯片大量应用到变电站自动化系统的保护、测控装置上，如32位CPU、数字信号处理芯片DSP、高速高精度A/D转换芯片、大容量Flash存储芯片、可编程逻辑器件CPLD、FPGA等。这些功能强大的器件的应用使保护测控装置在外形上趋于小型化集成化，而在功能上则较以前有显著提升。同时，各种成熟的商用嵌入式实时操作系统的采用使处理器的性能得到充分发挥，装置通信、数据存储及处理能力更强，性能大幅提高，程序移植升级更加方便快捷。 @@ 本论文以现阶段国内外变电站自动化系统测控技术为参考，根据变电站自动化系统的发展趋势和要求，研究一种基于ARM和FPGA技术并采用嵌入式实时操作系统的高性能测控装置，并给出硬软件设计。 @@ 装置硬件采用模块化设计，按照测控装置基本功能设计插件板。分为主CPU插件、交流采样插件、遥信采集插件、遥控出口插件、直流采样及输出插件。除主CPU插件，其他插件的数量可以根据需要任意增减，满足不同用户的需求。 @@ 装置主CPU采用目前先进的基于ARM技术的微处理器AT91RM9200，通过数据、地址总线和其他插件板连接，构成装置的整个系统。交流采样插件采用FPGA技术，利用ALTERA公司的FPGA芯片EP1K10实现交流采样的控制，降低了CPU的负担。 @@ 软件采用Vxworks嵌入式实时操作系统，增加了系统的性能。以任务来管理不同的软件功能模块，利于装置软件的并行开发和维护。 @@关键词：测控装置；嵌入式实时操作系统；ARM；现场可编程门阵列
上传时间： 2013-04-24
上传用户：JESS
近年来，语音识别研究大部分集中在算法设计和改进等方面，而随着半导体技术的高速发展，集成电路规模的不断增大与各种研发技术水平的不断提高，新的硬件平台的推出，语音识别实现平台有了更多的选择。语音识别技术在与DSP、FPGA、ASIC等器件为平台的嵌入式系统结合后，逐渐向实用化、小型化方向发展。 本课题通过对现有各种语音特征参数与孤立词语音识别模型进行研究的基础上，重点探索基于动态时间规整算法的DTW模型在孤立词语音识别领域的应用，并结合基于FPGA的SOPC系统，在嵌入式平台上实现具有较好精度与速度的孤立词语音识别系统。 本系统整体设计基于DE2开发平台,采用基于Nios II的SOPC技术。采用这种解决方案的优点是实现了片上系统，减少了系统的物理体积和总体功耗；同时系统控制核心都在FPGA内部实现，可以极为方便地更新和升级系统，大大地提高了系统的通用性和可维护性。 此外，由于本系统需要大量的高速数据运算，在设计中作者充分利用了Cyclone II芯片的丰富的硬件乘法器，实现了语音信号的端点检测模块，FFT快速傅立叶变换模块，DCT离散余弦变换模块等硬件设计模块。为了提高系统的整体性能，作者充分利用了FPGA的高速并行的优势，以及配套开发环境中的Avalon总线自定义硬件外设，使系统处理数字信号的能力大大提高，其性能优于传统的微控制器和普通DSP芯片。 本论文主要包含了以下几个方面： （1）结合ALTERA CYCLONE II芯片的特点，确定了基于FPGA语音识别系统的总体设计，在此基础上进行了系统的软硬件的选择和设计。 （2）自主设计了纯硬件描述语言的驱动电路设计，完成了高速语音采集的工作，并且对存储数据芯片SRAM中的原始语音数据进行提取导入MATLAB平台测试数据的正确性。整个程序测试的方式对系统的模块测试起到重要的作用。 （3）完成高速定点256点的FFT模块的设计，此模块是系统成败的关键，实现高速实时的运算。 （4）结合SOPC的特性，设计了人机友好接口，如LCD显示屏的提示反馈信息等等，以及利用ALTERA提供的一些驱动接口设计完成用户定制的系统。 （5）进行了整体系统测试，系统可以较稳定地实现实时处理的目的，具有一定的市场潜在价值。
上传时间： 2013-05-23
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直接序列扩频通信技术，具有抗干扰、保密性强、可实现码分多址通信和高精度测量的优点，其中信号的快速捕获是扩频体制的关键。扩频系统虽然本身具有抗干扰能力，但在强干扰情况下，系统性能将严重恶化，大大影响捕获的精度，甚至无法捕获。因此，在接收机接收到信号以后，在捕获前可以利用自适应天线阵进行抗干扰滤波，增强系统的抗干扰能力。同时，抗干扰滤波可能会对扩频信号的捕获带来一定的影响，对这个问题也需要进行分析。 本文取材于“GPS空域抗干扰接收机”研究课题，以该课题为背景，从扩频信号捕获的角度出发，利用仿真数据，针对自适应天线阵抗干扰滤波和捕获进行Matlab仿真，研究分析不同的抗干扰滤波方案对扩频信号捕获产生的影响，确定FPGA设计方案，在ISE中将设计方案实现为具体的VHDL程序，并通过Modelsim仿真比对，为“GPS空域抗干扰接收机”课题研究中方案的确定提供了技术支撑。
上传时间： 2013-04-24
上传用户：diets
DDR2 SDRAM是目前内存市场上的主流内存。除了通用计算机系统外，大量的嵌入式系统也纷纷采用DDR2内存，越来越多的SoC系统芯片中会集成有DDR2接口模块。因此，设计一款匹配DDR2的内存控制器将会具有良好的应用前景。 论文在研究了DDR2的JEDEC标准的基础上，设计出DDR2控制器的整体架构，采用自项向下的设计方法和模块化的思想，将DDR2控制器划分为若干模块，并使用Verilog HDL语言完成DDR2控制器IP软核中初始化模块、配置模块、执行模块和数据通道模块的RTL级设计。根据在设计中遇到的问题，对DDR2控制器的整体架构进行改进与完善。在分析了Altera数字PHY的基本性能的基础上，设计DDR2控制器与数字PHY的接口模块。搭建DDR2控制器IP软核的仿真验证平台，针对设计的具体功能进行仿真验证，并实现在Altera Stratix II GX90开发板上对DDR2存储芯片基本读/写操作控制的FPGA功能演示。 论文设计的DDR2控制器的主要特点是： 1.支持数字PHY电路，不需要实际的硬件电路就完成DDR2控制器与DDR2存储芯片之间的物理层接口，节约了设计成本，缩小了硬件电路的体积。 2.将配置口从初始化模块中分离出来，简化了具体操作。 3.支持多个DDR2存储芯片，使得DDR2控制器的应用范围更为广阔。 4.支持DDR2的三项新技术，充分发挥DDR2内存的特性。 5.自动DDR2刷新控制，方便用户对DDR2内存的控制。
上传时间： 2013-06-10
上传用户：ynzfm
工业生产过程往往具有非线性、不确定性，难以建立精确的数学模型。应用常规的PID控制器难以达到理想的控制效果。作为的重要分支，人工神经网络具有良好的非线性映射能力和高度的并行信息处理能力，已成为非线性系统建模、辨识和控制中常用的理论和方法。其中，神经元具有很强的信息综合、学习记忆、自学习和自适应能力，可以处理那些难以用模型和规则描述的过程，将神经元与PID结合，应用到实际的控制中，可以在线调整PID的参数，使系统具有较强的抗干扰能力、自适应能力和较好的鲁棒性。 目前，人工神经网络的研究主要是神经网络的理论研究、神经网络的应用研究和神经网络的实现技术研究，这三方面是相互依赖和相互促进的关系。本文主要侧重的是神经网络的实现技术研究方面，创新性地利用FPGA嵌入式系统开发技术实现单神经元PID智能控制器的研究与设计，并将其封装成为一个专用的IP核供其他的控制系统使用。 首先，对单神经元PID智能控制器的设计原理和设计算法进行了深入的研究与分析；其次，利用MATLAB设计单神经元PID智能控制器，针对特定的被控对象，对其进行仿真实验，获得比较理想的系统输出；然后，研究基于FPGA的单神经元智能控制算法的实现，对控制器进行VHDL语言分层设计，使用Altera公司的软件QuartusⅡ6.1进行仿真实验。两个仿真实验结果表明，基于FPGA的单神经元智能控制器比MATLAB设计的单神经元PID智能控制器性能优良。 本文的设计模块主要包括权值修改模块、误差计算模块、权值产生模块和输出模块。在各个模块的设计中进行了优化处理，使本文的设计不仅利用的硬件资源少，而且也有很快的运行速度，同时也改善了传统控制器的控制性能。
上传时间： 2013-04-24
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