fpga-Based

基于FPGA的栈空间管理器的研究和设计

提出了一种将堆栈空间划分为任务栈和中断嵌套栈的设计结构，使堆栈空间最小化。采用VHDL硬件语言，在FPGA设备上模拟实现了具有自动检验功能的栈空间管理器。栈空间管理器由不同功能的逻辑模块组成，主要阐述了状态控制逻辑模块和地址产生逻辑模块的设计方法。

标签： FPGA 栈空间管理器

上传时间： 2014-12-28

上传用户：plsee
基于FPGA原型的GPS基带验证系统设计与实现

随着SoC设计复杂度的提高，验证已成为集成电路设计过程中的瓶颈，而FPGA技术的快速发展以及良好的可编程特性使基于FPGA的原型验证越来越多地被用于SoC系统的设计过程。本文讨论了GPS基带的验证方案以及基于FPGA的设计实现，并对验证过程中的问题进行了分析，并提出相应的解决办法。

标签： FPGA GPS 原型基带

上传时间： 2013-10-22

上传用户：sxdtlqqjl
AES中SubBytes算法在FPGA的实现

介绍了AES中,SubBytes算法在FPGA的具体实现.构造SubBytes的S-Box转换表可以直接查找ROM表来实现.通过分析SubBytes算法得到一种可行性硬件逻辑电路,从而实现SubBytes变换的功能.

标签： SubBytes FPGA AES 算法

上传时间： 2013-11-30

上传用户：hzy5825468
华为FPGA设计流程指南

本部门所承担的FPGA设计任务主要是两方面的作用：系统的原型实现和ASIC的原型验证。编写本流程的目的是： l 在于规范整个设计流程，实现开发的合理性、一致性、高效性。 l 形成风格良好和完整的文档。 l 实现在FPGA不同厂家之间以及从FPGA到ASIC的顺利移植。 l 便于新员工快速掌握本部门FPGA的设计流程。

标签： FPGA 华为设计流程

上传时间： 2013-11-24

上传用户：xmsmh
FPGA数字电子系统设计与开发实例导航(源程序)

FPGA数字电子系统设计与开发实例导航(源程序) 1每个项目都有说明文件，介绍使用方法。

标签： FPGA 数字电子开发实例导航

上传时间： 2013-10-31

上传用户：yuchunhai1990
Xilinx FPGA全局时钟资源的使用方法

目前，大型设计一般推荐使用同步时序电路。同步时序电路基于时钟触发沿设计，对时钟的周期、占空比、延时和抖动提出了更高的要求。为了满足同步时序设计的要求，一般在FPGA设计中采用全局时钟资源驱动设计的主时钟，以达到最低的时钟抖动和延迟。 FPGA全局时钟资源一般使用全铜层工艺实现，并设计了专用时钟缓冲与驱动结构，从而使全局时钟到达芯片内部的所有可配置单元(CLB)、I/O单元 (IOB)和选择性块RAM(Block Select RAM)的时延和抖动都为最小。为了适应复杂设计的需要，Xilinx的FPGA中集成的专用时钟资源与数字延迟锁相环(DLL)的数目不断增加，最新的 Virtex II器件最多可以提供16个全局时钟输入端口和8个数字时钟管理模块(DCM)。与全局时钟资源相关的原语常用的与全局时钟资源相关的Xilinx器件原语包括：IBUFG、IBUFGDS、BUFG、BUFGP、BUFGCE、 BUFGMUX、BUFGDLL和DCM等，如图1所示。

标签： Xilinx FPGA 全局时钟资源

上传时间： 2014-01-01

上传用户：maqianfeng
在FPGA中基于信元的FIFO设计方法实战方法

　　设计工程师通常在FPGA上实现FIFO(先进先出寄存器)的时候，都会使用由芯片提供商所提供的FIFO。但是，由于其通用性使得其针对性变差，某些情况下会变得不方便或者将增加硬件成本。此时，需要进行自行FIFO设计。本文提供了一种基于信元的FIFO设计方法以供设计者在适当的时候选用。这种方法也适合于不定长包的处理。

标签： FPGA FIFO 信元设计方法

上传时间： 2014-01-13

上传用户：mengmeng444425
基于FPGA的光纤通信系统中帧同步头检测设计

　为实现设备中存在的低速数据光纤通信的同步复接/ 分接,提出一种基于FPGA 的帧同步头信号提取检测方案,其中帧头由7 位巴克码1110010 组成,在数据的接收端首先从复接数据中提取时钟信号,进而检测帧同步信号,为数字分接提供起始信号,以实现数据的同步分接。实验表明,此方案成功地在光纤通信系统的接收端检测到帧同步信号,从而实现了数据的正确分接。

标签： FPGA 光纤通信系统帧同步检测

上传时间： 2013-10-17

上传用户：q123321
基于FPGA 的低成本长距离高速传输系统的设计与实现

为解决目前高速信号处理中的数据传输速度瓶颈以及传输距离的问题，设计并实现了一种基于FPGA 的高速数据传输系统，本系统借助Altera Cyclone III FPGA 的LVDS I/O 通道产生LVDS 信号，稳定地完成了数据的高速、远距离传输。系统所需的8B/10B 编解码、数据时钟恢复(CDR)、串/并行转换电路、误码率计算模块均在FPGA 内利用VHDL 语言设计实现，大大降低了系统互联的复杂度和成本，提高了系统集成度和稳定性。

标签： FPGA 高速传输

上传时间： 2013-10-30

上传用户：zhishenglu
Spartan-3 FPGA 的 3.3V 配置应用指南

摘要:本应用指南提供了一种方法可从3.3V接口对Spartan™-3和Spartan-3L FPGA进行配置。它针对每种配置模式都提供了一组经验证的连接框图。这些框图是完整且可直接使用的解决方案。

标签： Spartan FPGA 3.3 应用指南

上传时间： 2013-11-17

上传用户：AISINI005