SHA (Secure Hash Algorithm，译作安全散列算法) 是美国国家安全局 (NSA) 设计，美国国家标准与技术研究院 (NIST) 发布的一系列密码散列函数。正式名称为 SHA 的家族第一个成员发布于 1993年。然而现在的人们给它取了一个非正式的名称 SHA-0 以避免与它的后继者混淆。两年之后， SHA-1，第一个 SHA 的后继者发布了。 另外还有四种变体，曾经发布以提升输出的范围和变更一些细微设计: SHA-224, SHA-256, SHA-384 和 SHA-512 (这些有时候也被称做 SHA-2)。
上传时间： 2014-03-02
上传用户：thuyenvinh
包括des和mds算法描述，ECC加密算法入门介绍，密码知识
上传时间： 2017-07-19
上传用户：qq21508895
Sha256 Algorithm. The SHA hash functions are a set of cryptographic hash functions designed by the National Security Agency (NSA) and published by the NIST as a U.S. Federal Information Processing Standard. SHA stands for Secure Hash Algorithm
标签： functions hash cryptographic Algorithm
上传时间： 2014-11-09
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This document describes the use of the CRYPTO acceleration module of the EFM32 Gemstones, including support for ECC, SHA, AES block ciphers, and authenticated encryption algorithms.
标签： crypto dongle
上传时间： 2016-12-28
上传用户：asula
JESD DDR SpecDDR5 SDRAM的主要特性是芯片容量，而不仅仅是更高的性能和更低的功耗。DDR5预计将带来4266至6400 MT / s的I / O速度，电源电压降至1.1 V，允许的波动范围为3%（即±0.033V）。每个模块使用两个独立的32/40位通道（不使用/或使用ECC）。此外，DDR5将具有改进的命令总线效率（因为通道将具有其自己的7位地址（添加）/命令（Cmd）总线），更好的刷新方案以及增加的存储体组以获得额外的性能
上传时间： 2022-02-02
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STM32L053C8T6数据手册Features • Ultra-low-power platform – 1.65 V to 3.6 V power supply – -40 to 125 °C temperature range – 0.27 µA Standby mode (2 wakeup pins) – 0.4 µA Stop mode (16 wakeup lines) – 0.8 µA Stop mode + RTC + 8 KB RAM retention – 139 µA/MHz Run mode at 32 MHz – 3.5 µs wakeup time (from RAM) – 5 µs wakeup time (from Flash) • Core: ARM® 32-bit Cortex®-M0+ with MPU – From 32 kHz up to 32 MHz max. – 0.95 DMIPS/MHz • Reset and supply management – Ultra-safe, low-power BOR (brownout reset) with 5 selectable thresholds – Ultralow power POR/PDR – Programmable voltage detector (PVD) • Clock sources – 1 to 25 MHz crystal oscillator – 32 kHz oscillator for RTC with calibration – High speed internal 16 MHz factory-trimmed RC (+/- 1%) – Internal low-power 37 kHz RC – Internal multispeed low-power 65 kHz to 4.2 MHz RC – PLL for CPU clock • Pre-programmed bootloader – USART, SPI supported • Development support – Serial wire debug supported • Up to 51 fast I/Os (45 I/Os 5V tolerant) • Memories – Up to 64 KB Flash with ECC – 8KB RAM – 2 KB of data EEPROM with ECC – 20-byte backup register
标签： stm32l053c8t6
上传时间： 2022-02-06
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ContentsMIPI是什么？o D-PHY物理层特点•МIРI 的数据传送oDSI&CSI应用MIPI：手机产业处理界面MIPI协议是手机行业的领导者倡导一个开放的移动接口标准MIPI Spec：DCS-显示命令接口DBI-显示总线接口DPI-显示像素接口DSI一显示串行接口CSI一显示摄像接口D-PHY物理层MIPI特点低功耗模式·动态调整到低功耗模式、高速传送模式和低信号摆幅模式。高速模式每通道可以传送500-1000Mbps低成本物理层EMI（抗辐射）数据包报头（4 bytes）数据标识符（DI*1byte：包含虚拟数据通道[7：6]和数据类型[5：0].，数据包*2byte：要传送的数据，长度固定两个字节。误差校正码（ECC）"1byte：可以把两个位的错误纠正例程数据包报头（4 bytes）数据标识符（Di）*1byte：包含虚拟数据通道[7：6]和数据类型[5：0].字数（WC）*2byte：传送数据的长度，固定为两个字节错误校验码（ECC）*1byte：可以修复两个位的错误有效传送数据（0~65535 bytes）最大字节-2^16.数据包页脚（2 bytes）：校验如果数据包的有效长度为0，那么校验位为FFFFh如果校验码不能计算，那么校验码的值为0000h数据包的长度：e4+（0-65535）+2-6~ 65541 bytesSync Event（H Start，H End，v Start，V End），Data Type =xx 0001（x1h）同步事件是两个字的数据包（1个字节的指令和一个字节的校验，因些他们可以精确的表示同步事件的开始和结束.干单个司步开始或同步结束事件的长度和位置在前面的图中有说明。同步事件的定义如下：Data Type= 00 0001（01h）场同步开始Data Type= 01 0001（11h）场同步结束Data Type= 10 0001（21b）行同步开始.Data Type= 11 0001（31h）行同步结束为了尽可能精确的体理一个同步事件，那么开始标识位必须放在第一位，结束标识位必须放在最后一位，行同步也是一样。同步事件的开始和结束应该是成对出现的，假如只有一个同步事件（通常是开始），那么这个数据也是可以传送出去的。
标签： mipi
上传时间： 2022-05-08
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椭圆曲线加解密算法的verilog实现，帮助初学者有效理解ECC算法。
标签： verilog
上传时间： 2022-05-16
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随着手机摄像头和数码相机性能的提升，增加摄像头设备到平台处理器之间的传输带宽变越来越有必要，传统的DVP接口已经不能适应现在的科技发展。在这样的大形势下MIPI联盟应运而生，它制定了一个通用的标准来规范高性能移动终端的接口，而它的子协议MIPI CSI-2则完美的解决了摄像头设备与平台处理器之间高速通信的难题，提供了一种标准化、强大、可靠、低功耗的传输方式。MPI CSI-2接口采用差分信号线，确保了高速数据在传输时不易受到外界的干扰，而其采用的ECC编码和CRC编码则从一定程度上减少了个别错误数据对于整体数据的影响，又由于自身处于MIPI大家族协议之中，它自身也很容易兼容应用MIPI家族协议的其他设备。本文详细的介绍了MIPI CSI-2协议数字部分RTL的实现，模拟部分的实现，以及后续的测试分析。在设计中RTL的设计、纠错以及模块的时序分析在Linux平台上进行。而模拟部分的实现以及整体的动态测试在FPGA平台上进行。通过这样的分工可以更全面的发挥两个平台的长处，更具体的来说，在Linux阶段的设计时充分的利用了modelsim与verdi配合的优势，从而更好的设计代码、分析代码和测试代码。而在综合时又利用Design Compile与Prime time充分的对设计做了资源分析和时序分析，保证了设计的质量。而在FPGA阶段设计时，充分的利用了FPGA灵活而且可以动态测试的优势来验证模块的正确性，此外在FPGA上还可以使用商用接收端来接收最后产生的MIPI数据，这样的验证方法更权威也更有说服力。在设计方法上，在数字部分的RTL设计中充分的应用了模块化的思想，不仅实现了协议的要求，而且灵活的适应了MIPI CSI-2协议在实际应用时的一些变通的需求。而在模拟部分的物理层设计中则大胆的做了尝试和创新，成功的在没有先例参照的情况下自主设计了FPGA下的物理层部分，并且最后成功的被商用接收端验证。总的来说在整个设计过程中遇到了阻碍和很多难题，但是经过不懈的努力最终克服了技术上的种种困难，最终也获得了阶段性的成果和自身的技术提高。
上传时间： 2022-05-30
上传用户：kingwide
一． eMMC的概述eMMC (Embedded MultiMedia Card) 为MMC协会所订立的内嵌式存储器标准规格，主要是针对手机产品为主。eMMC的一个明显优势是在封装中集成了一个控制器， 它提供标准接口并管理闪存， 使得手机厂商就能专注于产品开发的其它部分，并缩短向市场推出产品的时间。这些特点对于希望通过缩小光刻尺寸和降低成本的NAND供应商来说，具有同样的重要性。二． eMMC的优点eMMC目前是最当红的移动设备本地存储解决方案，目的在于简化手机存储器的设计，由于NAND Flash 芯片的不同厂牌包括三星、KingMax、东芝(Toshiba) 或海力士(Hynix) 、美光(Micron) 等，入时，都需要根据每家公司的产品和技术特性来重新设计，过去并没有哪个技术能够通用所有厂牌的NAND Flash 芯片。而每次NAND Flash 制程技术改朝换代，包括70 纳米演进至50 纳米，再演进至40 纳米或30 纳米制程技术，手机客户也都要重新设计， 但半导体产品每1 年制程技术都会推陈出新， 存储器问题也拖累手机新机种推出的速度，因此像eMMC这种把所有存储器和管理NAND Flash 的控制芯片都包在1 颗MCP上的概念，逐渐风行起来。eMMC的设计概念，就是为了简化手机内存储器的使用，将NAND Flash 芯片和控制芯片设计成1 颗MCP芯片，手机客户只需要采购eMMC芯片，放进新手机中，不需处理其它繁复的NAND Flash 兼容性和管理问题，最大优点是缩短新产品的上市周期和研发成本，加速产品的推陈出新速度。闪存Flash 的制程和技术变化很快，特别是TLC 技术和制程下降到20nm阶段后，对Flash 的管理是个巨大挑战，使用eMMC产品，主芯片厂商和客户就无需关注Flash 内部的制成和产品变化，只要通过eMMC的标准接口来管理闪存就可以了。这样可以大大的降低产品开发的难度和加快产品上市时间。eMMC可以很好的解决对MLC 和TLC 的管理， ECC 除错机制(Error Correcting Code) 、区块管理(BlockManagement)、平均抹写储存区块技术 (Wear Leveling) 、区块管理（ Command Managemen）t，低功耗管理等。eMMC核心优点在于生产厂商可节省许多管理NAND Flash 芯片的时间，不必关心NAND Flash 芯片的制程技术演变和产品更新换代，也不必考虑到底是采用哪家的NAND Flash 闪存芯片，如此， eMMC可以加速产品上市的时间，保证产品的稳定性和一致性。
标签： emmc
上传时间： 2022-06-20
上传用户：jiabin
