Synopsys的DesignWare库中采用的brentkung高速加法器Verilog源代码生成,附相关文档
标签： DesignWare brentkung Synopsys Verilog
上传时间： 2016-08-15
上传用户：cccole0605
32 bit brentkung adder tree
标签： brentkung adder tree bit
上传时间： 2017-07-16
上传用户：赵云兴
