波特率发生器的设计，这里是实现上述功能的VHDL源程序，供大家学习和讨论。\r\n
上传时间： 2013-09-04
上传用户：mhp0114
数控振荡器的频率控制字寄存器、相位控制字寄存器、累加器和加法器可以用VHDL语言描述，集成在一个模块中，提供VHDL源程序供大家学习和讨论。\r\n
上传时间： 2013-09-04
上传用户：a471778
JTAG CPLD实现源代码，比用简单并口调试器快5倍以上。\r\n以前总觉得简单的并口jtag板速度太慢，特别是调试bootloader的时候，简直难以忍受。最近没什么事情，于是补习了几天vhdl，用cpld实现了一个快速的jtag转换板。cpld用epm7128stc100-15，晶振20兆，tck频率5兆。用sjf2410作测试，以前写50k的文件用时5分钟，现在则是50秒左右。tck的频率还可以加倍，但是不太稳定，而且速度的瓶颈已经不在tck这里，而在通讯上面了。\r\n
上传时间： 2013-09-04
上传用户：LANCE
Allegro 是一套功能强大，但相对的也\r\n是一套相当复杂的系统
上传时间： 2013-09-04
上传用户：dysyase
半整数分频器电路的VHDL源程序，供大家学习和讨论。\r\n
上传时间： 2013-09-04
上传用户：fdfadfs
无沦是用离散逻辑、可编程逻辑，还是用全定制硅器件实现的任何数字设计，为了成功地操\r\n作，可靠的时钟是非常关键的。设计不良的时钟在极限的温度、电压或制造工艺的偏差情况下将\r\n导致错误的行为，并且调试困难、花销很大。 在设计PLD/FPGA时通常采用几种时钟类型。时钟可\r\n分为如下四种类型：全局时钟、门控时钟、多级逻辑时钟和波动式时钟。多时钟系统能够包括上\r\n述四种时钟类型的任意组合。
上传时间： 2013-09-04
上传用户：yelong0614
ASK调制与解调VHDL程序及仿真 \r\nFSK调制与解调VHDL程序及仿真\r\nPSK调制与解调VHDL程序及仿真\r\n基带码发生器程序设计与仿真\r\n频率计程序设计与仿真
上传时间： 2013-09-05
上传用户：edward_0608
Cadence 的中文使用手册。作为流行的EDA 工具之一Cadence 一直以来都受到了广大EDA 工程师\r\n的青睐然而Cadence 的使用之繁琐又给广大初学者带来了不少麻烦作为\r\n一位过来人本人对此深有体会本着为初学者抛砖引玉的目的本人特意编\r\n写了这本小册子将自己数年来使用Cadence 的经验加以总结但愿会对各位\r\n同行有所帮助本册子的本意在于为初学者指路故不会对个别工具进行很详\r\n细的介绍只是对初学者可能经常使用的一些工具加以粗略的介绍其中可能\r\n还请各位同行加以指正
上传时间： 2013-09-05
上传用户：jrsoft
这个是一个不错的cadence教程\r\n 这个是一个不错的cadence教程\r\n这个是一个不错的cadence教程
上传时间： 2013-09-05
上传用户：zhulei420
16位计数器的设计，这里是实现上述功能的VHDL源程序，供大家学习和讨论。\r\n
上传时间： 2013-09-05
上传用户：weiwolkt
