【例3.1]4位全加器module adder 4（cout，sum i na，i nb，cin）；output[3：0]sum output cout；input[3：0]i na，i nb；input cin；assign（cout，suml=i na +i nb+ci n；endmodule【例3.2]4位计数器module count 4（out，reset，clk）；output[3：0]out；input reset，cl k；regl 3：01 out；always@posedge clk）
标签：
verilog
上传时间：
2022-06-16
上传用户：canderile
