alterA-FPGA-CPLD

可用于ALTERA 的CPLD和AVR 单片机的并口下载器的电路原理图和PCB图（PROTEL DXP）,经实验可直接使用。

可用于ALTERA 的CPLD和AVR 单片机的并口下载器的电路原理图和PCB图（PROTEL DXP）,经实验可直接使用。

标签： ALTERA PROTEL CPLD AVR

上传时间： 2017-03-07

上传用户：star_in_rain
Vga Controller source code for Altera FPGA

Vga Controller source code for Altera FPGA

标签： Controller Altera source FPGA

上传时间： 2017-03-11

上传用户：Breathe0125
ALtera FPGA Cyclone III开发电路图

ALtera FPGA Cyclone III开发电路图，对初学者设计此类FPGA有重要参考价值

标签： Cyclone ALtera FPGA III

上传时间： 2014-01-13

上传用户：稀世之宝039
FPGA/CPLD的实体教程

FPGA/CPLD的实体教程，结合相关开发工具学习。

标签： FPGA CPLD 实体教程

上传时间： 2014-01-22

上传用户：lanwei
Code was successfully implemented within ALtera FPGA with Quartus 6.0. It presents two polish own fe

Code was successfully implemented within ALtera FPGA with Quartus 6.0. It presents two polish own female names: ULA and ALA whose are scrolling on the 4-columns crystal LED. When you press the switch it will turn from ULA into ALA and continue scrolling.

标签： successfully implemented presents Quartus

上传时间： 2013-12-09

上传用户：zjf3110
FPGA&CPLD数字电路设计数字滤波电路设计

FPGA&CPLD数字电路设计数字滤波电路设计

标签： FPGA CPLD 数字电路设计

上传时间： 2014-03-07

上传用户：vodssv
使用FPGA/CPLD设置语音AD、DA转换芯片AIC23

使用FPGA/CPLD设置语音AD、DA转换芯片AIC23，FPGA/CPLD系统时钟为24.576MHz 1、AIC系统时钟为12.288MHz，SPI时钟为6.144MHz 2、AIC处于主控模式 3、input bit length 16bit output bit length 16bit MSB first 4、帧同步在96KHz

标签： FPGA CPLD AIC 23

上传时间： 2013-12-20

上传用户：二驱蚊器
Altera FPGA Cyclone I EP1C6 EP1C12 最小系统开发板

Altera FPGA Cyclone I EP1C6 EP1C12 最小系统开发板

标签： Cyclone Altera EP1C6 FPGA

上传时间： 2017-05-05

上传用户：xinyuzhiqiwuwu
Altera FPGA Cyclone II EP2C5 最小系统开发板

Altera FPGA Cyclone II EP2C5 最小系统开发板

标签： Cyclone Altera EP2C5 FPGA

上传时间： 2014-12-03

上传用户：kristycreasy
Altera FPGA DE2的原理图,相信有很大的帮助,经典的FPGA设计电路及相关的接口都有了。

Altera FPGA DE2的原理图,相信有很大的帮助,经典的FPGA设计电路及相关的接口都有了。

标签： FPGA Altera DE2 原理图

上传时间： 2017-05-09

上传用户：二驱蚊器