本文详细讨论了VHDL语句对PLD设计的影响和设计经验，经典文章，值得仔细阅读消化。,PLD Programming Using VHDL
标签： Programming Using VHDL PLD
上传时间： 2013-11-17
上传用户：teddysha
allegro16.2中文教程
上传时间： 2013-10-12
上传用户：yuchunhai1990
本文简单讨论并总结了VHDL、Verilog，System verilog 这三中语言的各自特点和区别As the number of enhancements to variousHardware Description Languages (HDLs) hasincreased over the past year, so too has the complexityof determining which language is best fora particular design. Many designers and organizationsare contemplating whether they shouldswitch from one HDL to another.
标签： Verilog verilog System VHDL
上传时间： 2013-10-16
上传用户：牛布牛
本文讨论了如何设计有效的testbench，适合刚接触testbench不久的用户阅读提高 （xilinx公司编写）
标签： Testbenches Efficient Writing
上传时间： 2013-10-18
上传用户：xiaodu1124
One of the most misunderstood constructs in the Verilog language is the nonblockingassignment. Even very experienced Verilog designers do not fully understand how nonblockingassignments are scheduled in an IEEE compliant Verilog simulator and do not understand whenand why nonblocking assignments should be used. This paper details how Verilog blocking andnonblocking assignments are scheduled, gives important coding guidelines to infer correctsynthesizable logic and details coding styles to avoid Verilog simulation race conditions
上传时间： 2013-10-17
上传用户：tb_6877751
allegro教程
标签： Cadence_allegro 基础培训
上传时间： 2013-10-26
上传用户：huyiming139
Cadence 16.6 和谐方法 Cadence16.6 allegro
上传时间： 2013-10-20
上传用户：sz_hjbf
这是我自己在学习allegro时做的一些笔记。里面有一些最基本的操作和一些截图。能让大家更加容易的上手allegro。因为全是自己一点点的积累的,所以下载分数有点高。呵呵,不好意思哦。
上传时间： 2013-11-11
上传用户：dongqiangqiang
这是我自己在学习allegro时做的一些笔记。里面有一些最基本的操作和一些截图。能让大家更加容易的上手allegro。因为全是自己一点点的积累的,所以下载分数有点高。呵呵,不好意思哦。
上传时间： 2014-12-24
上传用户：徐孺
新手的问题很好解决的
标签： allegro
上传时间： 2013-12-28
上传用户：wushengwu
