该论文阐述了用于硬件信号处理的基于4基数12点快速傅立叶变换的VHDL核的设计过程。作者：Vite-Frias Jose Alberto、Romero-Troncoso Rene de Jesus、Ordaz-Moreno
标签： Romero-Troncoso Vite-Frias Alberto Jesus
上传时间： 2014-01-23
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GSM信道译码 测试条件:上行DSP时钟@169MHz--->(STM #0xC007,CLKMD) SDCCH---->抽取比特固定为1bit需要时间1.2ms(viterbi解码算法)||1.06ms(非viterbi译码算法) 抽取比特如果为4bit需要时间2.8ms(viterbi解码算法)||2.72ms(非viterbi
标签： CLKMD SDCCH 1bit gt
上传时间： 2016-12-12
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