用VERIOLG写的数字钟实验，具有定点报时，闰年判断，年月日显示，下载平台为spantan3s400。有详细注解。适合verilog学习
标签： VERIOLG 数字 实验
上传时间： 2014-01-06
上传用户：hphh
DDS调试心得,VERIOLG 各HDL和VHDL语言的DDS调试方法
标签： DDS VERIOLG VHDL HDL
上传时间： 2014-12-01
上传用户：BIBI
从大写和小写的两个字符流里检测出需要的字符，之后输出
标签： 字符检测 VERIOLG 状态机
上传时间： 2015-05-07
上传用户：radicel
