VCS-verilog compiled simulator是synopsys公司的产品.其仿真速度相当快,而且支持多种调用方式.该文档是一个不错的使用指南.
标签: VCS-verilog simulator compiled synopsys
上传时间: 2014-11-17
上传用户:lili123
仿真的过程编译Compile VCS对源文件进行编译,生成中间文件和可执行文件仿真Simulate运行可执行文件,对设计进行仿真调试通过观察波形、设置断点、追踪信号、查看schematic等来发现错误,并进行纠正覆盖率测试通过在编译时,加入覆盖率测试的选项、仿真后,生成包含覆盖率信息的中间文件来显示测试平台的正确性和完备性。一个常见的编译命令如下:vcs f-y+libext+-V\-P-Mupdate-o-I +V2k-R-RI-s\-debug_all+vcsd +define++timopt+<>-line\+incdir+++memopt[+2]-sverilog-mhdl +ad\-full64-comp64+nospecify +notimingcheck-ntb +race\-ova_file +vpdfile++vpdfilesize+\+vpdupdate +cli++vcs+initmem+011lxlz\+vcs+initreg+0|1lx|z +Vc-cm lineltgllcondlfsmlpathlbranch-cm_dir\-vlib-file是Verilog文件,包含了引用的module的定义,可以是绝对路径,也可以是相对路劲。-y1ibdir是参考库的目录,vcs从该目录下寻找包含引用的module的Verilog文件,这些文件的文件名必须和引用的module的名一样+libextt++..vcs在参考库目录下寻找以.v和.vhd为扩展名的文件。多个扩展名之间用“+”连接。
标签: vcs
上传时间: 2022-07-01
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Verilog-HDL实践与应用系统设计
标签: Verilog-HDL 实践 应用系统
上传时间: 2013-08-06
上传用户:eeworm
精通Verilog HDL:IC设计核心技术实例详解
上传时间: 2013-07-24
上传用户:eeworm
专辑类----可编程逻辑器件相关专辑 Verilog-HDL实践与应用系统设计-210页-18.0M.rar
标签: Verilog-HDL 18.0 210
上传时间: 2013-07-23
上传用户:小宇NVO
专辑类-可编程逻辑器件相关专辑-96册-1.77G Verilog-HDL实践与应用系统设计-210页-18.0M.pdf
标签: Verilog-HDL 18.0 210
上传时间: 2013-04-24
上传用户:vodssv
很棒的Verilog硬件描述语言学习资料。 推荐下载!!!
标签: Verilog
上传时间: 2013-06-23
上传用户:1101055045
verilog数字系统设计-夏宇闻教材.rar
上传时间: 2013-08-04
上传用户:yanqie
这是华为内部的Verilog培训资料,与大家共享啊!!!
上传时间: 2013-04-24
上传用户:xauthu
一种流水线CPU的verilog源代码,里面有各个模块的源代码,希望对大家有帮助
上传时间: 2013-07-14
上传用户:xymbian