ALTERA公司：用ModelSimSE进行功能仿真和时序仿真的方法(ALTERA篇)之学习笔记
标签： ModelSimSE 时序仿真
上传时间： 2013-11-08
上传用户：qingdou
IP核生成文件：（Xilinx/Altera 同） IP核生成器生成 ip 后有两个文件对我们比较有用，假设生成了一个 asyn_fifo 的核，则asyn_fifo.veo 给出了例化该核方式（或者在 Edit－》Language Template-》COREGEN 中找到verilog/VHDL 的例化方式）。asyn_fifo.v 是该核的行为模型，主要调用了 xilinx 行为模型库的模块，仿真时该文件也要加入工程。（在 ISE中点中该核，在对应的 processes 窗口中运行“ View Verilog Functional Model ”即可查看该 .v 文件）。如下图所示。
上传时间： 2013-10-20
上传用户：lingfei
我近期计划陆续整理出以下几个方面的学习笔记：初学 ModelSimSE 时被迷糊了几天的若干概念；在 ModelSimSE 中添加 ALTERA 仿真库的详细步骤；用 ModelSimSE 进行功能仿真和时序仿真的方法（ALTERA 篇）；ModelSimSE 中常用到的几个命令及 DO文件的学习笔记；近来学到的几招 TestBench 的技巧
上传时间： 2013-11-05
上传用户：lou45566
ISIS 有一个很完善的图形系统允许你自定义原理图所包含项目的外观比如线条格式,填充色,文本的字体,文本的效果等等… 这个系统非常强大并且允许你自己定义部分或者全部的原理图的全部外观,同时允许加载某些对象到你本地的外观属性. 在ISIS中所有的图形对象都是根据图形格式所画出. 图形格式(graphics style)是一个完整的描述,关于怎样去画出和填充一个图形(比如一条线条,一个方框,圆或别的)并且包含线条的格式(实心线,点线,虚线等等),宽度,颜色,填充格式,填充的前台色和背景色,等等..同样,所有的标号(label)和文字块(cript blocks)在ISIS(终端标号,管脚名,等等)都是根据文本格式所画出来.文本格式(TEXT style)是一个完整的描述,关于怎样去画出一些文本和包含字体的属性(比如:亚洲字体,罗马字体,等等),字符的高度,宽度,颜色,等等… 在ISIS 中,大多数的对象,例如2D图形,线条,终端标号,等等…每一个都有属于自己的格式以便他们能被定义,也就是说,比如,一条线条和另外一条线条有不同的外观. 这些项目作为这个对象的格式被设定,别的对象比如管脚名,子电路体,等等 是早已经被预先定义好的格式,因此这些对象只能定义要么全有要么全无的特性,也就是说,比如,子电路体可以有不同的你所想要的外观,但是所有的子电路体必须有相同的外观.
上传时间： 2013-10-11
上传用户：qwer0574
Proteus是Labcenter公司出品的电路分析、实物仿真系统，而Keil是目前世界上最好的51单片机汇编和C语言的集成开发环境。它支持汇编与C的混合编程，同时具备强大的软件仿真和硬件仿真。Proteus能够很方便的和与Keil、Maplab IDE等编译器模拟软件结合。本文我们将介绍如何将这两个软件快速集成起来。
上传时间： 2013-11-20
上传用户：fdmpy
看到别人制作的机器人，你有没有想过自己做也能作一个机器人出来呢? 只是想想可不行，跟我们一起动起来吧！本文的六足机器昆虫就是用了廉价又好加工的PVC 材料来制作的。本文有详细的制作过程记录，同时给出了非常详细的工具和材料获得方式。DIY 党人要速度围观。
上传时间： 2013-11-16
上传用户：xiaohanhaowei
创新、效能、卓越是ADI公司的文化支柱。作为业界公认的全球领先数据转换和信号调理技术领先者，我们除了提供成千上万种产品以外，还开发了全面的设计工具，以便客户在整个设计阶段都能轻松快捷地评估电路。
上传时间： 2013-10-18
上传用户：cxl274287265
中文版详情浏览：http://www.elecfans.com/emb/fpga/20130715324029.html Xilinx UltraScale:The Next-Generation Architecture for Your Next-Generation Architecture The Xilinx® UltraScale™ architecture delivers unprecedented levels of integration and capability with ASIC-class system- level performance for the most demanding applications. The UltraScale architecture is the industr y's f irst application of leading-edge ASIC architectural enhancements in an All Programmable architecture that scales from 20 nm planar through 16 nm FinFET technologies and beyond, in addition to scaling from monolithic through 3D ICs. Through analytical co-optimization with the X ilinx V ivado® Design Suite, the UltraScale architecture provides massive routing capacity while intelligently resolving typical bottlenecks in ways never before possible. This design synergy achieves greater than 90% utilization with no performance degradation. Some of the UltraScale architecture breakthroughs include: • Strategic placement (virtually anywhere on the die) of ASIC-like system clocks, reducing clock skew by up to 50% • Latency-producing pipelining is virtually unnecessary in systems with massively parallel bus architecture, increasing system speed and capability • Potential timing-closure problems and interconnect bottlenecks are eliminated, even in systems requiring 90% or more resource utilization • 3D IC integration makes it possible to build larger devices one process generation ahead of the current industr y standard • Greatly increased system performance, including multi-gigabit serial transceivers, I/O, and memor y bandwidth is available within even smaller system power budgets • Greatly enhanced DSP and packet handling The Xilinx UltraScale architecture opens up whole new dimensions for designers of ultra-high-capacity solutions.
标签： UltraScale Xilinx 架构
上传时间： 2013-11-21
上传用户：wxqman
频谱分析仪的主要工作原理 接收到的中频模拟信号经过A/D转换为14位的数字信 号，首先对数字信号进行数字下变频（DDC），得到I路、Q路信号，然后根据控制信号对I路、Q路信号进行抽取滤波，使用CIC抽取滤波器完成，然后在分 别对I路、Q路信号分别进行低通滤波，滤波器采用FIR滤波器和半带滤波器相结合的方式，然后对信号进行加窗、FFT（对频谱进行分析时进行FFT运算， 对功率谱进行分析时不进行FFT运算）、I路和Q路平方求和、求平均。最后将输出的数据送入到DSP中进行显示与控制的后续处理。
上传时间： 2013-11-14
上传用户：leixinzhuo
完整性高的FPGA-PCB系统化协同设计工具 Cadence OrCAD and Allegro FPGA System Planner便可满足较复杂的设计及在设计初级产生最佳的I/O引脚规划，并可透过FSP做系统化的设计规划，同时整合logic、schematic、PCB同步规划单个或多个FPGA pin的最佳化及layout placement，借由整合式的界面以减少重复在design及PCB Layout的测试及修正的过程及沟通时间，甚至透过最佳化的pin mapping、placement后可节省更多的走线空间或叠构。 Specifying Design Intent 在FSP整合工具内可直接由零件库选取要摆放的零件，而这些零件可直接使用PCB内的包装，预先让我们同步规划FPGA设计及在PCB的placement。
标签： Allegro Planner System FPGA
上传时间： 2013-10-19
上传用户：shaojie2080
