絲路server源碼 Silk Road server source
上传时间： 2014-01-26
上传用户：1427796291
第一步，拿到一块PCB，首先在纸上记录好所有元气件的型号，参数，以及位置，尤其是二极管，三机管的方向，IC缺口的方向。最好用数码相机拍两张元气件位置的照片。第二步，拆掉所有器件，并且将PAD孔里的锡去掉。用酒精将PCB清洗干净，然后放入扫描仪内，启动POHTOSHOP，用彩色方式将丝印面扫入，并打印出来备用。第三步，用水纱纸将TOP LAYER 和BOTTOM LAYER两层轻微打磨，打磨到铜膜发亮，放入扫描仪，启动PHOTOSHOP，用彩色方式将两层分别扫入。注意，PCB在扫描仪内摆放一定要横平树直，否则扫描的图象就无法使用。第四步，调整画布的对比度，明暗度，使有铜膜的部分和没有铜膜的部分对比强烈，然后将次图转为黑白色，检查线条是否清晰，如果不清晰，则重复本步骤。如果清晰，将图存为黑白BMP格式文件TOP.BMP和BOT.BMP。第五步，将两个BMP格式的文件分别转为PROTEL格式文件，在PROTEL中调入两层，如过两层的PAD和VIA的位置基本重合，表明前几个步骤做的很好，如果有偏差，则重复第三步。第六，将TOP。BMP转化为TOP。PCB，注意要转化到Silk层，就是黄色的那层，然后你在TOP层描线就是了，并且根据第二步的图纸放置器件。画完后将Silk层删掉。 第七步，将BOT。BMP转化为BOT。PCB，注意要转化到Silk层，就是黄色的那层，然后你在BOT层描线就是了。画完后将Silk层删掉。第八步，在PROTEL中将TOP。PCB和BOT。PCB调入，合为一个图就OK了。第九步，用激光打印机将TOP LAYER， BOTTOM LAYER分别打印到透明胶片上（1：1的比例），把胶片放到那块PCB上，比较一下是否有误，如果没错，你就大功告成了。
上传时间： 2013-10-15
上传用户：标点符号
PCB设计问题集锦 问：PCB图中各种字符往往容易叠加在一起，或者相距很近，当板子布得很密时，情况更加严重。当我用Verify Design进行检查时，会产生错误，但这种错误可以忽略。往往这种错误很多，有几百个，将其他更重要的错误淹没了，如何使Verify Design会略掉这种错误，或者在众多的错误中快速找到重要的错误。 答：可以在颜色显示中将文字去掉,不显示后再检查;并记录错误数目。但一定要检查是否真正属于不需要的文字。 问： What’s mean of below warning:(6230,8330 L1) Latium Rule not checked: COMPONENT U26 component rule.答：这是有关制造方面的一个检查，您没有相关设定，所以可以不检查。 问： 怎样导出jop文件？答：应该是JOB文件吧？低版本的powerPCB与PADS使用JOB文件。现在只能输出ASC文件，方法如下STEP：FILE/EXPORT/选择一个asc名称/选择Select ALL/在Format下选择合适的版本/在Unit下选Current比较好/点击OK/完成然后在低版本的powerPCB与PADS产品中Import保存的ASC文件，再保存为JOB文件。 问： 怎样导入reu文件？答：在ECO与Design 工具盒中都可以进行，分别打开ECO与Design 工具盒，点击右边第2个图标就可以。 问： 为什么我在pad stacks中再设一个via:1(如附件）和默认的standardvi(如附件）在布线时V选择1，怎么布线时按add via不能添加进去这是怎么回事，因为有时要使用两种不同的过孔。答：PowerPCB中有多个VIA时需要在Design Rule下根据信号分别设置VIA的使用条件，如电源类只能用Standard VIA等等，这样操作时就比较方便。详细设置方法在PowerPCB软件通中有介绍。 问：为什么我把On-line DRC设置为prevent..移动元时就会弹出(图2),而你们教程中也是这样设置怎么不会呢?答：首先这不是错误,出现的原因是在数据中没有BOARD OUTLINE.您可以设置一个,但是不使用它作为CAM输出数据. 问：我用ctrl+c复制线时怎设置原点进行复制，ctrl+v粘帖时总是以最下面一点和最左边那一点为原点 答： 复制布线时与上面的MOVE MODE设置没有任何关系,需要在右键菜单中选择,这在PowerPCB软件通教程中有专门介绍. 问：用(图4)进行修改线时拉起时怎总是往左边拉起(图5)，不知有什么办法可以轻易想拉起左就左，右就右。答： 具体条件不明,请检查一下您的DESIGN GRID,是否太大了. 问： 好不容易拉起右边但是用(图6)修改线怎么改怎么下面都会有一条不能和在一起，而你教程里都会好好的(图8)答：这可能还是与您的GRID 设置有关,不过没有问题,您可以将不需要的那段线删除.最重要的是需要找到布线的感觉,每个软件都不相同,所以需要多练习。 问： 尊敬的老师:您好！这个图已经画好了，但我只对（如图1）一种的完全间距进行检查，怎么错误就那么多，不知怎么改进。请老师指点。这个图在附件中请老师帮看一下，如果还有什么问题请指出来，本人在改进。谢！！！！！答：请注意您的DRC SETUP窗口下的设置是错误的,现在选中的SAME NET是对相同NET进行检查,应该选择NET TO ALL.而不是SAME NET有关各项参数的含义请仔细阅读第5部教程. 问： U101元件已建好，但元件框的拐角处不知是否正确，请帮忙CHECK 答：元件框等可以通过修改编辑来完成。问： U102和U103元件没建完全，在自动建元件参数中有几个不明白：如：SOIC--》Silk screen栏下spacing from pin与outdent from first pin对应U102和U103元件应写什么数值，还有这两个元件Silk怎么自动设置，以及Silk内有个圆圈怎么才能画得与该元件参数一致。 答：Spacing from pin指从PIN到Silk的Y方向的距离,outdent from first pin是第一PIN与Silk端点间的距离.请根据元件资料自己计算。
上传时间： 2013-10-07
上传用户：comer1123
第一步，拿到一块PCB，首先在纸上记录好所有元气件的型号，参数，以及位置，尤其是二极管，三机管的方向，IC缺口的方向。最好用数码相机拍两张元气件位置的照片。第二步，拆掉所有器件，并且将PAD孔里的锡去掉。用酒精将PCB清洗干净，然后放入扫描仪内，启动POHTOSHOP，用彩色方式将丝印面扫入，并打印出来备用。第三步，用水纱纸将TOP LAYER 和BOTTOM LAYER两层轻微打磨，打磨到铜膜发亮，放入扫描仪，启动PHOTOSHOP，用彩色方式将两层分别扫入。注意，PCB在扫描仪内摆放一定要横平树直，否则扫描的图象就无法使用。第四步，调整画布的对比度，明暗度，使有铜膜的部分和没有铜膜的部分对比强烈，然后将次图转为黑白色，检查线条是否清晰，如果不清晰，则重复本步骤。如果清晰，将图存为黑白BMP格式文件TOP.BMP和BOT.BMP。第五步，将两个BMP格式的文件分别转为PROTEL格式文件，在PROTEL中调入两层，如过两层的PAD和VIA的位置基本重合，表明前几个步骤做的很好，如果有偏差，则重复第三步。第六，将TOP。BMP转化为TOP。PCB，注意要转化到Silk层，就是黄色的那层，然后你在TOP层描线就是了，并且根据第二步的图纸放置器件。画完后将Silk层删掉。 第七步，将BOT。BMP转化为BOT。PCB，注意要转化到Silk层，就是黄色的那层，然后你在BOT层描线就是了。画完后将Silk层删掉。第八步，在PROTEL中将TOP。PCB和BOT。PCB调入，合为一个图就OK了。第九步，用激光打印机将TOP LAYER， BOTTOM LAYER分别打印到透明胶片上（1：1的比例），把胶片放到那块PCB上，比较一下是否有误，如果没错，你就大功告成了。
上传时间： 2013-11-24
上传用户：ynzfm
PCB设计问题集锦 问：PCB图中各种字符往往容易叠加在一起，或者相距很近，当板子布得很密时，情况更加严重。当我用Verify Design进行检查时，会产生错误，但这种错误可以忽略。往往这种错误很多，有几百个，将其他更重要的错误淹没了，如何使Verify Design会略掉这种错误，或者在众多的错误中快速找到重要的错误。 答：可以在颜色显示中将文字去掉,不显示后再检查;并记录错误数目。但一定要检查是否真正属于不需要的文字。 问： What’s mean of below warning:(6230,8330 L1) Latium Rule not checked: COMPONENT U26 component rule.答：这是有关制造方面的一个检查，您没有相关设定，所以可以不检查。 问： 怎样导出jop文件？答：应该是JOB文件吧？低版本的powerPCB与PADS使用JOB文件。现在只能输出ASC文件，方法如下STEP：FILE/EXPORT/选择一个asc名称/选择Select ALL/在Format下选择合适的版本/在Unit下选Current比较好/点击OK/完成然后在低版本的powerPCB与PADS产品中Import保存的ASC文件，再保存为JOB文件。 问： 怎样导入reu文件？答：在ECO与Design 工具盒中都可以进行，分别打开ECO与Design 工具盒，点击右边第2个图标就可以。 问： 为什么我在pad stacks中再设一个via:1(如附件）和默认的standardvi(如附件）在布线时V选择1，怎么布线时按add via不能添加进去这是怎么回事，因为有时要使用两种不同的过孔。答：PowerPCB中有多个VIA时需要在Design Rule下根据信号分别设置VIA的使用条件，如电源类只能用Standard VIA等等，这样操作时就比较方便。详细设置方法在PowerPCB软件通中有介绍。 问：为什么我把On-line DRC设置为prevent..移动元时就会弹出(图2),而你们教程中也是这样设置怎么不会呢?答：首先这不是错误,出现的原因是在数据中没有BOARD OUTLINE.您可以设置一个,但是不使用它作为CAM输出数据. 问：我用ctrl+c复制线时怎设置原点进行复制，ctrl+v粘帖时总是以最下面一点和最左边那一点为原点 答： 复制布线时与上面的MOVE MODE设置没有任何关系,需要在右键菜单中选择,这在PowerPCB软件通教程中有专门介绍. 问：用(图4)进行修改线时拉起时怎总是往左边拉起(图5)，不知有什么办法可以轻易想拉起左就左，右就右。答： 具体条件不明,请检查一下您的DESIGN GRID,是否太大了. 问： 好不容易拉起右边但是用(图6)修改线怎么改怎么下面都会有一条不能和在一起，而你教程里都会好好的(图8)答：这可能还是与您的GRID 设置有关,不过没有问题,您可以将不需要的那段线删除.最重要的是需要找到布线的感觉,每个软件都不相同,所以需要多练习。 问： 尊敬的老师:您好！这个图已经画好了，但我只对（如图1）一种的完全间距进行检查，怎么错误就那么多，不知怎么改进。请老师指点。这个图在附件中请老师帮看一下，如果还有什么问题请指出来，本人在改进。谢！！！！！答：请注意您的DRC SETUP窗口下的设置是错误的,现在选中的SAME NET是对相同NET进行检查,应该选择NET TO ALL.而不是SAME NET有关各项参数的含义请仔细阅读第5部教程. 问： U101元件已建好，但元件框的拐角处不知是否正确，请帮忙CHECK 答：元件框等可以通过修改编辑来完成。问： U102和U103元件没建完全，在自动建元件参数中有几个不明白：如：SOIC--》Silk screen栏下spacing from pin与outdent from first pin对应U102和U103元件应写什么数值，还有这两个元件Silk怎么自动设置，以及Silk内有个圆圈怎么才能画得与该元件参数一致。 答：Spacing from pin指从PIN到Silk的Y方向的距离,outdent from first pin是第一PIN与Silk端点间的距离.请根据元件资料自己计算。
上传时间： 2014-01-03
上传用户：Divine
是否要先打开ALLEGRO? 不需要(当然你的机器须有CADENCE系统)。生成完封装后在你的输出目录下就会有几千个器件（全部生成的话）,默认输出目录为c:\MySym\. Level里面的Minimum, Nominal, Maximum 是什么意思？ 对应ipc7351A的ABC封装吗？ 是的 能否将MOST, NOMINAL, LEAST三种有差别的封装在命名上也体现出差别？ NOMINAL 的名称最后没有后缀，MOST的后缀自动添加“Ｍ”，LEAST的后缀自动添加“L”，你看看生成的库名称就知道了。（直插件以及特别的器件，如BGA等是没有MOST和LEAST级别的，对这类器件只有NOMINAL） IC焊盘用长方形好像比用椭圆形的好，能不能生成长方形的？ 嗯。。。。基本上应该是非直角的焊盘比矩形的焊盘好，我记不得是AMD还是NS还是AD公司专门有篇文档讨论了这个问题，如果没有记错的话至少有以下好处：信号质量好、更省空间（特别是紧密设计中）、更省锡量。我过去有一篇帖子有一个倒角焊盘的SKILL，用于晶振电路和高速器件（如DDR的滤波电容)，原因是对宽度比较大的矩形用椭圆焊盘也不合适，这种情况下用自定义的矩形倒角焊盘就比较好了－－－你可以从网上另外一个DDR设计的例子中看到。 当然，我已经在程序中添加了一选择项，对一些矩形焊盘可以选择倒角方式. 刚才试了一下，感觉器件的命名的规范性不是太好，另好像不能生成器件的DEVICE文件，我没RUN完。。。 这个程序的命名方法基本参照IPC-7351，每个人都有自己的命名嗜好，仍是不好统一的；我是比较懒的啦，所以就尽量靠近IPC-7351了。 至于DEVICE，的选项已经添加 (这就是批量程序的好处，代码中加一行，重新生产的上千上万个封装就都有新东西了)。 你的库都是"-"的,请问用过ALLEGRO的兄弟,你们的FOOTPRINT认"-"吗?反正我的ALLEGRO只认"_"(下划线) 用“－”应该没有问题的，焊盘的命名我用的是"_"（这个一直没改动过）。 部分丝印画在焊盘上了。 丝印的问题我早已知道，只是尽量避免开（我有个可配置的SilkGap变量）,不过工作量比较大，有些已经改过，有些还没有；另外我没有特别费功夫在丝印上的另一个原因是，我通常最后用AUTO-Silk的来合并相关的层，这样既方便快捷也统一各个器件的丝印间距，用AUTO-Silk的话丝印线会自动避开SOLDER-MASK的。 点击allegro后命令行出现E- Can't change to directory: Files\FPM，什么原因？ 我想你一定是将FPM安装在一个含空格的目录里面了，比如C:\Program Files\等等之类，在自定义安装目录的时候该目录名不能含有空格，且存放生成的封装的目录名也不能含有空格。你如果用默认安装的话应该是不会有问题的, 默认FPM安装在C:\FPM，默认存放封装的目录为C:\MYSYM 0.04版用spb15.51生成时.allegro会死机.以前版本的Allegro封装生成器用spb15.51生成时没有死机现象 我在生成MELF类封装的时候有过一次死机现象，估计是文件操作错误导致ALLEGRO死机，原因是我没有找到在ｓｋｉｌｌ里面直接生成SHAPE焊盘的方法（FLASH和常规焊盘没问题）, 查了下资料也没有找到解决方法，所以只得在外部调用SCRIPT来将就一下了。（下次我再查查看），用SCRIPT的话文件访问比较频繁（幸好目前MELF类的器件不多）. 解决办法： １、对MELF类器件单独选择生成，其它的应该可以一次生成。 ２、试试最新的版本(当前0.05) 请说明运行在哪类器件的时候ALLEGRO出错，如果不是在MELF附近的话，请告知，谢谢。 用FPM0.04生成的封装好像文件都比较大，比如CAPC、RES等器件，都是300多K，而自己建的或采用PCB Libraries Eval生成的封装一般才几十K到100K左右，不知封装是不是包含了更多的信息？ 我的每个封装文件包含了几个文字层（REF,VAL,TOL,DEV,PARTNUMBER等),Silk和ASSEM也是分开的，BOND层和高度信息，还有些定位线(在DISP层）,可能这些越来越丰富的信息加大了生成文件的尺寸.你如果想看有什么内容的话，打开所有层就看见了（或REPORT） 非常感谢 LiWenHui 发现的BUG, 已经找到原因，是下面这行： axlDBChangeDesignExtents( '((-1000 -1000) (1000 1000))) 有尺寸空间开得太大，后又没有压缩的原因，现在生成的封装也只有几十K了，0.05版已经修复这个BUG了。 Allegro封装生成器0.04生成do-27封装不正确,生成封装的焊盘的位号为a,c.应该是A,B或者1,2才对. 呵呵，DIODE通常管脚名为AC(A = anode, C = cathode) 也有用AK 或 12的， 极少见AB。 除了DIODE和极个别插件以及BGA外，焊盘名字以数字为主, 下次我给DIODE一个选择项，可以选择AC 或 12 或 AK, 至于TRANSISTER我就不去区分BCE/CBE/ECB/EBC/GDS/GSD/DSG/DGS/SGD/SDG等了，这样会没完没了的，我将对TRANSISTER强制统一以数字编号了，如果用家非要改变，只得在生成库后手工修改。
标签： Footprint Maker 0.08 FPM skill
上传时间： 2018-01-10
上传用户：digitzing
