Rs-BCH REED SOLUMEN 信道编码纠错码算法，用MATLAB编程
上传时间： 2015-09-11
上传用户：PresidentHuang
这是对于RS和BCH进行译码的matlab实现
上传时间： 2013-12-17
上传用户：guanliya
RS码和BCH码译码的MATLAB源文件，可以作为C代码的参考
上传时间： 2013-12-18
上传用户：13188549192
Description: The programm generates encoder for CRC-, BCH- and RS-Codes. The command line options of the tools can be displayed with -h !
标签： Description The generates RS-Codes
上传时间： 2016-06-25
上传用户：ikemada
第1章 用于可靠数字传输和存储的编码 第2章 代数引论 第3章 线性分组码 第4章 重要的线性分组吗 第5章 循环码 第6章 二进制BCH码 第7章 非二进制BCH码、RS码及其译码算法 第8章 大数逻辑可译码有限几何码 第9章 线性分组码的网络 第10章 基于可靠性的线性分组码软判决译码算法 第11章 卷积码 第12章 卷积码的最优译码 第13章 卷积码的次优译码 第14章 基于网络的软判决译码算法 第15章 级联编码、码分解与多阶段译码 第16章 Turbo编码 第17章 低密度单奇偶校验码 第18章 网络编码调制 第19章 分组编码调制 第20章 纠突发错误码 第21章 纠突发错误卷积码 第22章 自动请求重传（ARQ）策略 附录A 伽罗华域的表 附录B GF（2m）中元素的最小多项式 附录C 长度至2 10-1的二进制本原BCH码的生成多项式 9.6 卷积码
上传时间： 2014-01-10
上传用户：fnhhs
研制发射微小卫星，是我国利用空间技术服务经济建设、造福人类的重要途径。现代微小卫星在短短20年里能取得长足的发展，主要取决于微小卫星自身的一系列特点：重量轻，体积小，成本低，性能高，安全可靠，发射方便、快捷灵活等。在卫星通信系统中，由于传输信道的多径和各种噪声的影响，信号在接收端会引起差错，通过信道编码环节，可对这些不可避免的差错进行检测和纠正。 在微小卫星通信链路中，信道编码器的任务是差错控制。本文采用符合空间数据系统咨询委员会CCSDS标准的链接码进行信道编码，即内码为（2，1，6）的卷积码，外码为（255，223）的RS码，中间进行交织操作。其中，里德-索罗蒙码(简称RS码)是一种重要的非二进制BCH码，是分组码中纠错能力最强的纠错码，一次可以纠正多个突发错误，广泛地用于空间通信中。 本文针对南京航空航天大学自行研制的微小卫星通信分系统的技术要求，在用SystemView和C语言仿真的基础上，用硬件描述语言Verilog设计了RS（255，223）编码器和译码器，使用Modelsim软件进行了功能仿真，并通过Xilinx公司的软件ISE对设计进行综合、布局布线，最后生成可下载的比特流文件下载到Xilinx公司的型号为XC3S2000的FPGA芯片中，完成了电路的设计并实现了编码译码的功能，表明本文设计的信道编解码器的正确性和实用性，满足了微小卫星通信分系统的技术要求。
上传时间： 2013-08-01
上传用户：lili123
计算机通信与rs-232接口实用指南
上传时间： 2013-06-13
上传用户：eeworm
专辑类-数字处理及显示技术专辑-106册-9138M 计算机通信与rs-232接口实用指南-549页-11.2M.pdf
上传时间： 2013-07-14
上传用户：wc412467303
RS-232／RS-485 无源转换电路设计
上传时间： 2013-06-30
上传用户：rocwangdp
随着信息时代的到来，用户对数据保护和传输可靠性的要求也在不断提高。由于信道衰落，信号经信道传输后，到达接收端不可避免地会受到干扰而出现信号失真。因此需要采用差错控制技术来检测和纠正由信道失真引起的信息传输错误。RS（Reed—Solomon）码是差错控制领域中一类重要的线性分组码，由于它编解码结构相对固定，性能强，不但可以纠正随机差错，而且对突发错误的纠错能力也很强，被广泛应用在数字通信、数据存储系统中，以满足对数据传输通道可靠性的要求。因此设计一款高性能的RS编解码器不但具有很大的应用意义，而且具有相当大的经济价值。 本文首先介绍了线形分组码及其子码循环码、BCH码的基础理论知识，重点介绍了BCH码的重要分支RS码的常用编解码算法。由于其算法在有限域上进行，接着介绍了有限域的有关理论。基于RS码传统的单倍结构，本文提出了一种八倍并行编码及九倍并行解码方案，并用Verilog HDL语言实现。其中编码器基于传统的线性反馈移位寄存器除法电路并进行八倍并行扩展，译码器关键方程求解模块基于修正的欧几里德算法设计了一种便于硬件实现的脉动关键方程求解结构，其他模块均采用九倍并行实现。由于进行了超前运算、流水线及并行处理，使编解码的数据吞吐量大为提高，同时延时更小。 本论文设计了C++仿真平台，并与HDL代码结果进行了对比验证。Verilog HDL代码经过modelsim仿真验证，并在ALTERA STRATIX3 EP3SL15OF1152C2 FPGA上进行综合验证以及静态时序分析，综合软件为QUATURSⅡ V8．0。验证及测试表明，本设计在满足编解码基本功能的基础上，能够实现数据的高吞吐量和低延时传输，达到性能指标要求。本论文在基于FPGA的RS（255，223）编解码器的高速并行实现方面的研究成果，具有通用性、可移植性，有一定的理论及经济价值。
上传时间： 2013-04-24
上传用户：思琦琦
