cmmb RS 编码
上传时间： 2013-11-30
上传用户：huyiming139
信道编码中的差错控制前向纠错，具体实现编码为rcpc卷积码
上传时间： 2017-07-03
上传用户：xinyuzhiqiwuwu
RS编码是一种纠错码，本程序实现RS（255，223）用FPGA 实现RS编码，程序在Quartus II中调试通过。
上传时间： 2017-07-29
上传用户：dyctj
这是一篇介绍rs软译码的具体编码解码算法方面的课件，请大家参考。
上传时间： 2017-09-18
上传用户：hakim
数字选择性呼叫的编码与检纠错功能，提高了 DSC 呼叫正确可靠性和抗干扰能力。
标签： 技术资料
上传时间： 2015-05-14
上传用户：whesss
RS编码,译码 RS编码,译码 RS编码,译码 RS编码,译码 RS编码,译码
上传时间： 2017-06-29
上传用户：huanghailian
用于驱动器和编码器的 RS-485 收发器原理图
上传时间： 2022-07-27
上传用户：
数字图像通信的最广泛的应用就是数字电视广播系统，与以往的模拟电视业务相比，数字电视在节省频谱资源、提高节目质量方面带来了一场新的革命，而与此对应的DVB（Digital Video Broadcasting）标准的建立更是加速了数字电视广播系统的大规模应用。DVB标准选定MPEG—2标准作为音频及视频的编码压缩方式，随后对MPEG—2码流进行打包形成TS流（transport stream），进行多个传输流复用，最后通过不同媒介进行传输。在DVB标准的传输系统中，无论是卫星传输，电缆传输还是地面传输，为了保障图像质量，使数字节目在传输过程中避免出现因受到各种信道噪声干扰而出现失真的现象，都采用了信道编码的方式来保护传输数据。信道编码是数字通信系统中一个必需的、重要的环节。 信道编码设计方案的优劣决定了DVB系统的成功与否，本文重点研究了DVB系统中的信道编码算法及其FPGA实现方案，主要进行了如下几项工作： 1）介绍了DVB系统信道编码的基本概念及特点，深入研究了DVB标准中信道编码部分的关键技术，并针对每个信道编码模块进行工作原理分析、算法分析。 2）根据DVB信道编码的特点，重点对信道编码中四个模块，包括扰码、RS编码、卷积交织编码和卷积编码的FPGA硬件实现算法进行了比较详细的分析，并阐述了每个模块及QPSK调制的设计方案及实现模块功能的程序流程。 3）在RS（204，188）编码过程中，利用有限域常数乘法器的特点，对编码器进行了优化，在很大程度上提高了编码效率，卷积交织器部分采用RAM移位法，实现起来更为简单且节省了FPGA器件内部资源。 4）设计以Altera公司的QuartusⅡ为开发平台，利用FPGA芯片EP1C6Q240C8完成了信道编码各模块及QPSK调制的硬件实现，通过Verilog HDL描述和时序仿真来验证算法的可行性，并给出系统设计中减少毛刺的方法，使系统更为稳定。最终的系统仿真结果表明该系统工作稳定，达到了DVB系统信道编码设计的要求。
上传时间： 2013-06-26
上传用户：allen-zhao123
随着信息时代的到来，用户对数据保护和传输可靠性的要求也在不断提高。由于信道衰落，信号经信道传输后，到达接收端不可避免地会受到干扰而出现信号失真。因此需要采用差错控制技术来检测和纠正由信道失真引起的信息传输错误。RS（Reed—Solomon）码是差错控制领域中一类重要的线性分组码，由于它编解码结构相对固定，性能强，不但可以纠正随机差错，而且对突发错误的纠错能力也很强，被广泛应用在数字通信、数据存储系统中，以满足对数据传输通道可靠性的要求。因此设计一款高性能的RS编解码器不但具有很大的应用意义，而且具有相当大的经济价值。 本文首先介绍了线形分组码及其子码循环码、BCH码的基础理论知识，重点介绍了BCH码的重要分支RS码的常用编解码算法。由于其算法在有限域上进行，接着介绍了有限域的有关理论。基于RS码传统的单倍结构，本文提出了一种八倍并行编码及九倍并行解码方案，并用Verilog HDL语言实现。其中编码器基于传统的线性反馈移位寄存器除法电路并进行八倍并行扩展，译码器关键方程求解模块基于修正的欧几里德算法设计了一种便于硬件实现的脉动关键方程求解结构，其他模块均采用九倍并行实现。由于进行了超前运算、流水线及并行处理，使编解码的数据吞吐量大为提高，同时延时更小。 本论文设计了C++仿真平台，并与HDL代码结果进行了对比验证。Verilog HDL代码经过modelsim仿真验证，并在ALTERA STRATIX3 EP3SL15OF1152C2 FPGA上进行综合验证以及静态时序分析，综合软件为QUATURSⅡ V8．0。验证及测试表明，本设计在满足编解码基本功能的基础上，能够实现数据的高吞吐量和低延时传输，达到性能指标要求。本论文在基于FPGA的RS（255，223）编解码器的高速并行实现方面的研究成果，具有通用性、可移植性，有一定的理论及经济价值。
上传时间： 2013-04-24
上传用户：思琦琦
数字高清电视是当前世界上最先进的图像压缩编码技术和数字传输技术的结合，是高技术竞争的焦点之一。其中，信道处理系统及其相关芯片更是集中了数字信号处理、前向纠错编解码等数字电视传输的核心技术，成为设计和开发整个数字电视系统的关键技术之一。本文以卫星数字电视的信道处理系统为对象，结合国际通行的DVB-S/S2标准，研究了该系统在发射端的设计与实现所涉及到的一系列内容。 本文介绍了数字电视的发展概况和主要标准，特别是对我国卫星电视的发展进行了详细的介绍。然后，本文DVB-S/S2信道处理系统的基本原理进行了介绍和分析，主要包括RS码、卷积码、BCH码、LDPC码等的差错编码的基本原理，以及基带信号处理的基本原理。在此基础上对两种系统的传输性能和DVB-S2的后向兼容系统分别进行了基于Matlab的仿真。最后阐述了基于FPGA的DVB-S调制器的信道编码和调制实现，按功能对DVB-S/S2信道编码过程进行模块分解，并针对每个模块进行工作原理分析、算法分析、HDL描述、时序仿真及FPGA实现。DVB-S/S2调制器的核心是信道编码和调制部分，利用FPGA在数字信号处理方面的优势，本文重点对其中的几个关键模块，包括RS编码、卷积交织器、卷积编码、BCH编码、LDPC编码等的实现算法进行了比较详细的分析，并通过HDL描述和时序仿真来验证算法正确性。
上传时间： 2013-07-10
上传用户：gmh1314
