smartflash ,delphi vcl组件 ,可以实现透明flash窗体
标签： smartflash delphi flash vcl
上传时间： 2014-08-24
上传用户：waizhang
RTL in Verilog (Vending Machine)
标签： Machine Verilog Vending RTL
上传时间： 2013-12-17
上传用户：洛木卓
VCL component dsplab , STFT and SPECTRUM viewer, real time
标签： component SPECTRUM dsplab viewer
上传时间： 2017-09-17
上传用户：zhoujunzhen
Abakus.VCL.v4.90.1 破解，好用
上传时间： 2017-02-23
上传用户：guoqng
用verilog编写的网卡芯片rtl级。前仿后仿都通过了，可以在modelsim上运行察看
上传时间： 2019-12-06
上传用户：木瓜呱呱呱
电子书-RTL Design Style Guide for Verilog HDL540页A FF having a fixed input value is generated from the description in the upper portion of Example 2-21. In this case, ’0’ is output when the reset signal is asynchronously input, and ’1’ is output when the START signal rises. Therefore, the FF data input is fixed at the power supply, since the typical value ’1’ is output following the rise of the START signal. When FF input values are fixed, the fixed inputs become untestable and the fault detection rate drops. When implementing a scan design and converting to a scan FF, the scan may not be executed properl not be executed properly, so such descriptions , so such descriptions are not are not recommended. recommended.[1] As in the lower part of Example 2-21, be sure to construct a synchronous type of circuit and ensure that the clock signal is input to the clock pin of the FF. Other than the sample shown in Example 2-21, there are situations where for certain control signals, those that had been switched due to the conditions of an external input will no longer need to be switched, leaving only a FF. If logic exists in a lower level and a fixed value is input from an upper level, the input value of the FF may also end up being fixed as the result of optimization with logic synthesis tools. In a situation like this, while perhaps difficult to completely eliminate, the problem should be avoided as much as possible.
标签： RTL verilog hdl
上传时间： 2022-03-21
上传用户：canderile
该文档为利用SystemverilogUVM搭建SOC及ASIC的RTL的验证环境讲解文档，是一份很不错的参考资料，具有较高参考价值，感兴趣的可以下载看看………………
上传时间： 2022-04-12
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MDIO Verilog RTL代码，SOC可以通过MDIO接口来访问外部PHY等慢速外设
上传时间： 2022-06-26
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Actel公司与Mentor Graphics公司日前推出Mentor Graphics的Precision RTL综合工具最新版本。该版本利用Actel基于闪存的ProASIC Plus家族FPGA产品以提供更高的设计性能。
上传时间： 2013-04-15
上传用户：eeworm
随着计算机网络与嵌入式控制技术的迅速发展，作为传统运输行业的铁路系统对此也有了新的要求，列车通信网络应运而生。经过多年的发展，国际电工委员会(IEC)为了规范列车通信网络，于1999年通过了IEC61375-1标准。该标准将列车通信网络分为两条总线：绞线式列车总线(WTB)和多功能车辆总线(MVB)。MVB是一个标准通信介质，为挂在其上的设备传输和交换数据。而多功能车辆总线控制器(MVBC)是MVB与MVB实际物理层之间的接口，其主要实现MVB数据链路层的功能。由于该项关键技术仍被国外公司垄断，因此开发具有自主知识产权的MVBC迫在眉睫。 鉴于上述原因，本文深入研究了IEC61375-1标准。根据MVBC的技术特点，本文提出了使用FPGA来实现其具体功能的方案。挂在MVB总线上的设备分为五类，他们的功能各不相同。而支持4类设备的MVBC具有设备状态、过程数据、消息数据通信和总线管理功能，并且兼容2类和3类设备。本文的目的就是用FPGA实现支持4类设备的MVBC。 本文采用自顶向下的设计方法。整个MVBC主要划分为：编码模块、译码模块、冗余控制模块、报文分析单元、通信存储控制器、主控制单元、地址逻辑模块。在整个开发流程中，使用Xilinx的ISE集成开发环境。使用Verilog HDL硬件描述语言对上述各个模块进行RTL级描述，并用Synplify Pro进行综合。最后，在ModelSim中对各个模块进行了布线后仿真和验证。 在实验室条件下，通过严格的仿真验证后，其结果证明了本文设计的模块达到了IEC61375-1标准的要求。因此，用FPGA实现MVBC这一方案具有可操作性。 关键词：列车通信网；多功能车辆总线；多功能车辆总线控制器；现场可编程门阵列
上传时间： 2013-07-18
上传用户：wxhwjf
