protel 99se 使用技巧以及常见问题解决方法：里面有一些protel 99se 特别技巧，还有我们经常遇到的一些问题！如何使一条走线至两个不同位置零件的距离相同? 您可先在Design/Rule/High Speed/Matched Net Lengths的规则中来新增规则设定,最后再用Tools/EqualizeNet Lengths 来等长化即可。 Q02、在SCHLIB中造一零件其Pin的属性，如何决定是Passive, Input, I/O, Hi- Z,Power,…..？在HELP中能找到说明吗？市面有关 SIM？PLD？的书吗？或贵公司有讲义？ 你可在零件库自制零件时点选零件Pin脚,并在Electrical Type里,可以自行设定Pin的 属性,您可参考台科大的Protel sch 99se 里面有介绍关于SIM的内容。 Q03、请问各位业界前辈,如何能顺利读取pcad8.6版的线路图,烦请告知 Protel 99SE只能读取P-CAD 2000的ASCII档案格式,所以你必须先将P-CAD8.6版的格式转为P-CAD 2000的档案格式,才能让Protel读取。 Q04、请问我该如何标示线径大小的那个平方呢 你可以将格点大小设小,还有将字形大小缩小,再放置数字的平方位置即可。 Q05、请问我一次如何更改所有组件的字型 您可以点选其中一个组件字型,再用Global的方法就可以达成你的要求。
上传时间： 2015-01-01
上传用户：yxgi5
Introduction to Xilinx Packaging Electronic packages are interconnectable housings for semiconductor devices. The major functions of the electronic packages are to provide electrical interconnections between the IC and the board and to efficiently remove heat generated by the device. Feature sizes are constantly shrinking, resulting in increased number of transistors being packed into the device. Today's submicron technology is also enabling large-scale functional integration and system-on-a-chip solutions. In order to keep pace with these new advancements in silicon technologies, semiconductor packages have also evolved to provide improved device functionality and performance. Feature size at the device level is driving package feature sizes down to the design rules of the early transistors. To meet these demands, electronic packages must be flexible to address high Pin counts, reduced pitch and form factor requirements. At the same time,packages must be reliable and cost effective.
上传时间： 2013-11-21
上传用户：不懂夜的黑
Applying power to a standard logic chip, SRAM, or EPROM, usually results in output Pinstracking the applied voltage as it rises. Programmable logic attempts to emulate that behavior,but physics forbids perfect emulation, due to the device programmability. It requires care tospecify the Pin behavior, because programmable parts encounter unknown variables – yourdesign and your power environment.
上传时间： 2013-11-24
上传用户：253189838
Cadence 应用注意事项 1、 PCB 工艺规则 以下规则可能随中国国内加工工艺提高而变化 1.1. 不同元件间的焊盘间隙：大于等于 40mil(1mm)，以保证各种批量在线焊板的需要。 1.2. 焊盘尺寸：粘锡部分的宽度保证大于等于 10mil(0.254mm)，如果焊脚(Pin)较高，应 修剪；如果不能修剪的，相应焊盘应增大….. 1.3. 机械过孔最小孔径：大于等于 6mil(0.15mm)。小于此尺寸将使用激光打孔，为国内 **************************************************************************************** 各种化工 石油 电子 制造 机械 编程 纺织等等各类电脑软件, 欢迎咨询 ------------------------------------------------------------------------------------ 联系QQ：1270846518 Email: gjtsoft@qq.com 即时咨询或留言：http://gjtsoft.53kf.com 电话: 18605590805 短信发送软件名称, 我们会第一时间为您回复 **************************************************************************************** 大多数 PCB厂家所不能接受。
上传时间： 2013-12-13
上传用户：sjy1991
我采用XC4VSX35或XC4VLX25 FPGA来连接DDR2 SODIMM和元件。SODIMM内存条选用MT16HTS51264HY-667(4GB)，分立器件选用8片MT47H512M8。设计目标：当客户使用内存条时，8片分立器件不焊接；当使用直接贴片分立内存颗粒时，SODIMM内存条不安装。请问专家：1、在设计中，先用Xilinx MIG工具生成DDR2的Core后，管脚约束文件是否还可更改？若能更改，则必须要满足什么条件下更改？生成的约束文件中，ADDR，data之间是否能调换？ 2、对DDR2数据、地址和控制线路的匹配要注意些什么？通过两只100欧的电阻分别连接到1.8V和GND进行匹配 和 通过一只49.9欧的电阻连接到0.9V进行匹配，哪种匹配方式更好？ 3、V4中，PCB LayOut时，DDR2线路阻抗单端为50欧，差分为100欧？Hyperlynx仿真时，那些参数必须要达到那些指标DDR2-667才能正常工作？ 4、 若使用DDR2-667的SODIMM内存条，能否降速使用？比如降速到DDR2-400或更低频率使用？ 5、板卡上有SODIMM的插座，又有8片内存颗粒，则物理上两部分是连在一起的，若实际使用时，只安装内存条或只安装8片内存颗粒，是否会造成信号完成性的影响？若有影响，如何控制？ 6、SODIMM内存条(max:4GB)能否和8片分立器件(max:4GB)组合同时使用，构成一个(max:8GB)的DDR2单元？若能，则布线阻抗和FPGA的DCI如何控制？地址和控制线的TOP图应该怎样？ 7、DDR2和FPGA（VREF Pin）的参考电压0.9V的实际工作电流有多大？工作时候，DDR2芯片是否很烫，一般如何考虑散热？ 8、由于多层板叠层的问题，可能顶层和中间层的铜箔不一样后，中间的夹层后度不一样时，也可能造成阻抗的不同。请教DDR2-667的SODIMM在8层板上的推进叠层？
上传时间： 2013-10-21
上传用户：jjq719719
今天，电视机与视讯转换盒应用中的大多数调谐器采用的都是传统单变换MOPLL概念。这种调谐器既能处理模拟电视讯号也能处理数字电视讯号，或是同时处理这两种电视讯号(即所谓的混合调谐器)。在设计这种调谐器时需考虑的关键因素包括低成本、低功耗、小尺寸以及对外部组件的选择。本文将介绍如何用英飞凌的MOPLL调谐芯片TUA6039-2或其影像版TUA6037实现超低成本调谐器参考设计。这种单芯片ULC调谐器整合了射频和中频电路，可工作在5V或3.3V，功耗可降低34%。设计采用一块单层PCB，进一步降低了系统成本，同时能处理DVB-T/PAL/SECAM、ISDB-T/NTSC和ATSC/NTSC等混合讯号，可支持几乎全球所有地区标准。图1为采用TUA6039-2/TUA6037设计单变换调谐器架构图。该调谐器实际上不仅是一个射频调谐器，也是一个half NIM，因为它包括了中频模块。射频输入讯号透过一个简单的高通滤波器加上中频与民间频段(CB)陷波器的组合电路进行分离。该设计没有采用Pin二极管进行频段切换，而是采用一个非常简单的三工电路进行频段切换。天线阻抗透过高感抗耦合电路变换至已调谐的输入电路。然后透过英飞凌的高增益半偏置MOSFET BF5030W对预选讯号进行放大。BG5120K双MOSFET可以用于两个VHF频段。在接下来的调谐后带通滤波器电路中，则进行信道选择和邻道与影像频率等多余讯号的抑制。前级追踪陷波器和带通滤波器的容性影像频率补偿电路就是专门用来抑制影像频率。
上传时间： 2013-11-21
上传用户：时代将军
PCB设计问题集锦 问：PCB图中各种字符往往容易叠加在一起，或者相距很近，当板子布得很密时，情况更加严重。当我用Verify Design进行检查时，会产生错误，但这种错误可以忽略。往往这种错误很多，有几百个，将其他更重要的错误淹没了，如何使Verify Design会略掉这种错误，或者在众多的错误中快速找到重要的错误。 答：可以在颜色显示中将文字去掉,不显示后再检查;并记录错误数目。但一定要检查是否真正属于不需要的文字。 问： What’s mean of below warning:(6230,8330 L1) Latium Rule not checked: COMPONENT U26 component rule.答：这是有关制造方面的一个检查，您没有相关设定，所以可以不检查。 问： 怎样导出jop文件？答：应该是JOB文件吧？低版本的powerPCB与PADS使用JOB文件。现在只能输出ASC文件，方法如下STEP：FILE/EXPORT/选择一个asc名称/选择Select ALL/在Format下选择合适的版本/在Unit下选Current比较好/点击OK/完成然后在低版本的powerPCB与PADS产品中Import保存的ASC文件，再保存为JOB文件。 问： 怎样导入reu文件？答：在ECO与Design 工具盒中都可以进行，分别打开ECO与Design 工具盒，点击右边第2个图标就可以。 问： 为什么我在pad stacks中再设一个via:1(如附件）和默认的standardvi(如附件）在布线时V选择1，怎么布线时按add via不能添加进去这是怎么回事，因为有时要使用两种不同的过孔。答：PowerPCB中有多个VIA时需要在Design Rule下根据信号分别设置VIA的使用条件，如电源类只能用Standard VIA等等，这样操作时就比较方便。详细设置方法在PowerPCB软件通中有介绍。 问：为什么我把On-line DRC设置为prevent..移动元时就会弹出(图2),而你们教程中也是这样设置怎么不会呢?答：首先这不是错误,出现的原因是在数据中没有BOARD OUTLINE.您可以设置一个,但是不使用它作为CAM输出数据. 问：我用ctrl+c复制线时怎设置原点进行复制，ctrl+v粘帖时总是以最下面一点和最左边那一点为原点 答： 复制布线时与上面的MOVE MODE设置没有任何关系,需要在右键菜单中选择,这在PowerPCB软件通教程中有专门介绍. 问：用(图4)进行修改线时拉起时怎总是往左边拉起(图5)，不知有什么办法可以轻易想拉起左就左，右就右。答： 具体条件不明,请检查一下您的DESIGN GRID,是否太大了. 问： 好不容易拉起右边但是用(图6)修改线怎么改怎么下面都会有一条不能和在一起，而你教程里都会好好的(图8)答：这可能还是与您的GRID 设置有关,不过没有问题,您可以将不需要的那段线删除.最重要的是需要找到布线的感觉,每个软件都不相同,所以需要多练习。 问： 尊敬的老师:您好！这个图已经画好了，但我只对（如图1）一种的完全间距进行检查，怎么错误就那么多，不知怎么改进。请老师指点。这个图在附件中请老师帮看一下，如果还有什么问题请指出来，本人在改进。谢！！！！！答：请注意您的DRC SETUP窗口下的设置是错误的,现在选中的SAME NET是对相同NET进行检查,应该选择NET TO ALL.而不是SAME NET有关各项参数的含义请仔细阅读第5部教程. 问： U101元件已建好，但元件框的拐角处不知是否正确，请帮忙CHECK 答：元件框等可以通过修改编辑来完成。问： U102和U103元件没建完全，在自动建元件参数中有几个不明白：如：SOIC--》silk screen栏下spacing from Pin与outdent from first Pin对应U102和U103元件应写什么数值，还有这两个元件SILK怎么自动设置，以及SILK内有个圆圈怎么才能画得与该元件参数一致。 答：Spacing from Pin指从Pin到SILK的Y方向的距离,outdent from first Pin是第一Pin与SILK端点间的距离.请根据元件资料自己计算。
上传时间： 2014-01-03
上传用户：Divine
半導體的產品很多，應用的場合非常廣泛，圖一是常見的幾種半導體元件外型。半導體元件一般是以接腳形式或外型來劃分類別，圖一中不同類別的英文縮寫名稱原文為 PDID：Plastic Dual Inline Package SOP：Small Outline Package SOJ：Small Outline J-Lead Package PLCC：Plastic Leaded Chip Carrier QFP：Quad Flat Package PGA：Pin Grid Array BGA：Ball Grid Array 雖然半導體元件的外型種類很多，在電路板上常用的組裝方式有二種，一種是插入電路板的銲孔或腳座，如PDIP、PGA，另一種是貼附在電路板表面的銲墊上，如SOP、SOJ、PLCC、QFP、BGA。 從半導體元件的外觀，只看到從包覆的膠體或陶瓷中伸出的接腳，而半導體元件真正的的核心，是包覆在膠體或陶瓷內一片非常小的晶片，透過伸出的接腳與外部做資訊傳輸。圖二是一片EPROM元件，從上方的玻璃窗可看到內部的晶片，圖三是以顯微鏡將內部的晶片放大，可以看到晶片以多條銲線連接四周的接腳，這些接腳向外延伸並穿出膠體，成為晶片與外界通訊的道路。請注意圖三中有一條銲線從中斷裂，那是使用不當引發過電流而燒毀，致使晶片失去功能，這也是一般晶片遭到損毀而失效的原因之一。 圖四是常見的LED，也就是發光二極體，其內部也是一顆晶片，圖五是以顯微鏡正視LED的頂端，可從透明的膠體中隱約的看到一片方型的晶片及一條金色的銲線，若以LED二支接腳的極性來做分別，晶片是貼附在負極的腳上，經由銲線連接正極的腳。當LED通過正向電流時，晶片會發光而使LED發亮，如圖六所示。 半導體元件的製作分成兩段的製造程序，前一段是先製造元件的核心─晶片，稱為晶圓製造；後一段是將晶中片加以封裝成最後產品，稱為IC封裝製程，又可細分成晶圓切割、黏晶、銲線、封膠、印字、剪切成型等加工步驟，在本章節中將簡介這兩段的製造程序。
上传时间： 2013-11-04
上传用户：372825274
Q01、如何使一条走线至两个不同位置零件的距离相同? 您可先在Design/Rule/High Speed/Matched Net Lengths的规则中来新增规则设定,最 后再用Tools/EqualizeNet Lengths 来等长化即可。 Q02、在SCHLIB中造一零件其Pin的属性，如何决定是Passive, Input, I/O, Hi- Z,Power,…..？在HELP中能找到说明吗？市面有关 SIM？PLD？的书吗？或贵公司有讲义？ 你可在零件库自制零件时点选零件Pin脚,并在Electrical Type里,可以自行设定Pin的 属性,您可参考台科大的Protel sch 99se 里 面有介绍关于SIM的内容。 Q03、请问各位业界前辈,如何能顺利读取pcad8.6版的线路图,烦请告知 Protel 99SE只能读取P-CAD 2000的ASCII档案格式,所以你必须先将P-CAD8.6版的格式 转为P-CAD 2000的档案格式,才能让Protel读取。
标签： Protel
上传时间： 2013-11-07
上传用户：tangsiyun
PCB LAYOUT技术大全---初学者必看！ PROTEL相关疑问 1.原理图常见错误： （1）ERC报告管脚没有接入信号： a. 创建封装时给管脚定义了I/O属性; b.创建元件或放置元件时修改了不一致的grid属性,管脚与线没有连上; c. 创建元件时Pin方向反向,必须非Pin name端连线。 （2）元件跑到图纸界外：没有在元件库图表纸中心创建元件。 （3）创建的工程文件网络表只能部分调入pcb：生成netlist时没有选择为global。 （4）当使用自己创建的多部分组成的元件时,千万不要使用annotate. 2.PCB中常见错误： （1）网络载入时报告NODE没有找到： a. 原理图中的元件使用了pcb库中没有的封装; b. 原理图中的元件使用了pcb库中名称不一致的封装; c. 原理图中的元件使用了pcb库中Pin number不一致的封装。如三极管：sch中Pin number 为e,b,c, 而pcb中为1,2,3。
上传时间： 2013-10-20
上传用户：kbnswdifs
