PLA解决神经网络简单的分类问题,这是我写的第一个神经网络程序,有兴趣下载
上传时间： 2013-12-15
上传用户：stella2015
matlap.rar dơ n load pléaê
上传时间： 2017-08-11
上传用户：fandeshun
本论文将在对MPEG-4解码中的几种关键技术的充分理解和算法分析的基础之上，结合FPGA的灵活性，采用VHDL语言对几种关键技术在应用层面上进行结构设计并仿真验证。 本文讨论了一种高吞吐量流水方式构建的MPEG-4可变长解码器的设计。在这种解码器中，我们采用了基于PLA的并行 解码算法，这种算法能够实现每个时钟解码一个码字。同时，为了提高解码的效率，降低操作的延迟，我们在设计中还引入了流水线操作方式、码表分割等技术，这些技术有利于并行操作的实现。 本论文的设计充分利用IDCT算法对称性，用高度的并行结构来加速处理，采用一维IDCT单元复用的方式来实现二维IDCT运算，并提出一种基于加法操作的结构来取代乘法操作，实现了一种高效二维逆DCT变换处理器。
上传时间： 2013-06-02
上传用户：MATAIYES
The CoolRunner-II CPLD is a highly uniform family of fast, low-power devices. Theunderlying architecture is a traditional CPLD architecture, combining macrocells intofunction blocks interconnected with a global routing matrix, the Xilinx AdvancedInterconnect Matrix (AIM). The function blocks use a PLA configuration that allowsall product terms to be routed and shared among any of the macrocells of the functionblock.
上传时间： 2013-11-03
上传用户：1037540470
现代先进微处理器有非常高的集成度和复杂度，又有寄存器堆、Cache等嵌入式部件，而且芯片管脚数相对较少，必须要有一定的自测试设计和其它的可测试性设计来简化测试代码，提高故障覆盖率。本文简要讨论NRS4000微处理器芯片的以边界扫描测试为主体，以自测试为补充的可测试性设计框架。着重介绍芯片的边界扫描设计和芯片中译码控制器PLA和微程序ＲＯＭ以及采用内嵌RAM结构的指令Cache和寄存器堆的内建自测试设计。仿真结果表明，这些可测试性设计大大缩短了测试代码的长度。
上传时间： 2015-07-25
上传用户：moshushi0009
Analog Device ARM-7 系列之 ADuC_7020 Evaluation Board 内多个学习范例全都是基于 Keil 工程版的 范例,附 ADuC_7020 Evaluation Board 原理图,而范例内容如下: 1.ADC 2.Comparator 3.DAC 4.FlashEE 5.FuncRam 6.INT 7.Mics 8.PLA 9.Pulse 10.S&C 11.TimerTrig 12.UART 13.VarPLAce
标签： ADuC 7020 Evaluation Evaluati
上传时间： 2014-07-04
上传用户：lps11188
Analog Device ARM-7 系列之 ADuC_7024 Evaluation Board 内多个学习范例全都是基于 Keil 工程版的 范例,附 ADuC_7024 Evaluation Board 原理图,而范例内容如下: 1.ADC 2.Comp 3.DAC 4.FlashEE 5.FuncRam 6.INT 7.Mics 8.PLA 9.Pulse 10.PWM 11.S&C 12.TimerTrig 13.UART 14.VarPLAce
标签： ADuC 7024 Evaluation Evaluati
上传时间： 2016-01-01
上传用户：lo25643
