Cimatron E 7.0教程 使用Cimatron E 起草应用，建立部分或者组装图图表是可能的，由2D 风景组成。在画的每一个内有一条或更多床单，起草的符号和注释可能被增加并且编辑。 这些画图表包含象 起草标准那样的具体的特性，意见归因于，框架，模板等等。在各种各样的起草的概念将的这个练习过程中沿着边讨论Cimatron E的动态的能力。 1、打开一份起草的资料 Open up the Drafting application within Cimatron E. 2、现在起草应用的Cimatron 打开 资料在Cimatron E里使用起草被叫为一张画。 有一条床单的一张画被创造一份起草的资料自动创 造。 3、建立床单 一条床单包含一个一个模型，部分或者会议的2D 意见的布局。 除2D之外几何学建立使用 sketcher，起草符号，注释能被增加给床单。 无限的床单的数量能被归入一张画允许一象要求 的那样安排许多意见。
上传时间： 2014-12-31
上传用户：13817753084
Explain how to open the Waveform Viewer for Verification ? State how to insert nodes into the Waveform Viewer ? Tell how to assign Stimulus with the Stimulator Selector
标签： Foundation 仿真
上传时间： 2013-11-05
上传用户：gps6888
资料介绍说明： PCB彩色抄板软件在V4.2的基础上破解，有破解说明具体要求如下 1.先运行抄板软件 2.使用WINHEX.exe=>“open ram”=>抄板软件.exe=>抄板软件.exe(双击） 3.修改： 4114AA:7E=>EB 412013:7E=>EB 412B94:7E=>EB 413329:7E=>EB 415905:7E=>EB 416323:7E=>EB Exit winhex.exe ok 破解工作完成. 以可以先运行抄板软件,再运行破解程序不是永久破解的,每次要用时要运行一次破解程序
上传时间： 2014-12-31
上传用户：lijianyu172
MAXQUSBJTAGOW评估板软件:关键特性 Easily Load and Debug Code Interface Provides In-Application Debugging Features Step-by-Step Execution Tracing Breakpointing by Code Address, Data Memory Address, or Register Access Data Memory View and Edit Supports Logic Levels from 1.1V to 3.6V Supports JTAG and 1-Wire Protocols Each Adapter Has Its Own Unique Serial ID, Allowing Multiple Adapters to be Connected Without COM Port Conflicts Has In-Field Upgradable Capability if Firmware Needs to be Upgraded Enclosure Protects from Shorts and ESD
标签： MAXQUSBJTAGOW 评估板 软件
上传时间： 2013-11-23
上传用户：truth12
3 FPGA设计流程 完整的FPGA 设计流程包括逻辑电路设计输入、功能仿真、综合及时序分析、实现、加载配置、调试。FPGA 配置就是将特定的应用程序设计按FPGA设计流程转化为数据位流加载到FPGA 的内部存储器中，实现特定逻辑功能的过程。由于FPGA 电路的内部存储器都是基于RAM 工艺的，所以当FPGA电路电源掉电后，内部存储器中已加载的位流数据将随之丢失。所以，通常将设计完成的FPGA 位流数据存于外部存储器中，每次上电自动进行FPGA电路配置加载。 4 FPGA配置原理 以Xilinx公司的Qpro Virtex Hi-Rel系列XQV100电路为例，FPGA的配置模式有四种方案可选择：MasterSerial Mode，Slave Serial Mode，Master selectMAPMode，Slave selectMAP Mode。配置是通过芯片上的一组专/ 复用引脚信号完成的，主要配置功能信号如下： (1)M0、M1、M2：下载配置模式选择; (2)CLK：配置时钟信号; (3)DONE：显示配置状态、控制器件启动;
上传时间： 2013-11-18
上传用户：oojj
本文探讨如何透过USB来设定各种采用FPGA的系统与实现现场升级的弹性。这种方法还可用来取代热门的JTAG组态介面，让用户不再需要用到机板上分立的JTAG连结器，就能降低成本并减少占用电路板的空间。
上传时间： 2015-01-01
上传用户：lz4v4
altera
上传时间： 2014-01-02
上传用户：pinksun9
本文采用Altera公司的FPGA器件Cyclone III系列EP3C10作为核心器件构成了R-S（255，223）编码系统；利用Quartus II 9.0作为硬件仿真平台，用硬件描述语言Verilog_HDL实现编程，并且通过JTAG接口与EP3C10连接。R-S（Reed-Solomon）码是一类纠错能力很强的特殊的非二进制BCH码，能应对随机性和突发性错误，广泛应用于各种通信系统中和保密系统中。R-S（255，223）码能够检测32字节长度和纠错16字节长度的连续数据错误信息。
标签： CycloneIII RS编码
上传时间： 2013-10-08
上传用户：yuchunhai1990
This application note provides users with a general understanding of the SVF and XSVF fileformats as they apply to Xilinx devices. Some familiarity with IEEE STD 1149.1 (JTAG) isassumed. For information on using Serial Vector Format (SVF) and Xilinx Serial Vector Format(XSVF) files in embedded programming applications
上传时间： 2015-01-02
上传用户：时代将军
This application note explains the XC9500™/XL/XV Boundary Scan interface anddemonstrates the software available for programming and testing XC9500/XL/XV CPLDs. Anappendix summarizes the iMPACT software operations and provides an overview of theadditional operations supported by XC9500/XL/XV CPLDs for in-system programming.
上传时间： 2013-11-01
上传用户：南国时代
