·刚制作成功的AVR仿真器,加了CP2102当USB,又加了244芯片,用起来很爽原理图：AVR-JTAG-USB_99SE USB驱动：USB驱动程序CP2102 烧录文件：flash.rar 烧录文件：eeprom.rar
上传时间： 2013-06-15
上传用户：RedLeaves1995
在直流电机控制系统的硬件设计方面，电路以ARM Cortex M3最小系统为核心，主要包括PWM控制输出模块，基于PCF8576芯片的显示模块，基于FT2232芯片的USB转JTAG口模块，LMD18200驱动模块。在软件设计方面，充分利用Luminary公司提供的ARM Cotex M3驱动库，采用十分简易的方法对Cortex进行编程，以控制电机的运转。最后对ARM进行了软件与硬件结合的综合测试。 该控制系统的研制为直流电机在高精度光电技术的应用提供了良好的实验平台。经过试验，验证了系统的可行性，系统的各项功能及控制精度满足设计要求。
标签： ARM_Cortex-M 控制器 直流电机 驱动
上传时间： 2013-06-17
上传用户：my867513184
英文描述： BCD to 7-Segment Decoder/Driver with Open-Collector Outputs 中文描述： BCD码到7段解码器/驱动器，集电极开路输出
上传时间： 2013-07-14
上传用户：m62383408
·注：以下资料由深圳英贝德公司提供。仅供学习参考。不要用作商业用途。我们不销售这块板，想购买的可以直接联系深圳英贝德公司。 该板的功能比较丰富，带USB与CAN功能。 配有一只简易JTAG仿真器。电路图： 开发板的电路图（Protel格式及PDF格式） 简易JTAG电路图 本开发板涉及的IC的数据手册：包括： at24c08.pdf AT91SAM7s64 Er
上传时间： 2013-06-17
上传用户：时代将军
ARM常用工具——ftp、烧写工具、串口工具等等。需要的赶紧来下载吧。免积分咯。 该压缩文件中包括的工具有：ftp工具-tftp wftpd32， ARM的JTAG口工具-ARMJtagDebugFinal ，Flash烧写工具-Flashpgm2.24，两个串口工具-dnw和sscom32
标签： ARM
上传时间： 2013-08-03
上传用户：f1364628965
最新Cadence Allegro 16.6破解版，Windows 7下32位和64位，经实际测试，顺利运行，请仔细阅读安装说明。 后面附有高速百度网盘下载链接，压缩包中包括破解文件及安装说明，下面 Cadence16.6的版本个人感觉值得更新，有很多更新真心很实用很强大，但最重要的Display net names的功能的加入实在是感激涕零啊，因为当初从AD转到Cadence16.3时最不习惯的就是PCB上木有NET显示啊... 小弟win7安装时破解方法如下： 具体的步骤： 1、安装licensemanager，问license时，单击cancel，然后finish. 2、接下来安装cadence的product,即第二项,直到结束. 3、在任务管理器中确认一下是否有这两个进程,有就结束掉,即cdsNameServer.exe和cdsMsgServer.exe,没有就算了.(电脑开机没运行过Cadence软件就不用执行这一步). 5、把破解文件夹crack中LicenseManager文件夹下的pubkey、pubkey.exe和lLicenseManagerPubkey.bat放到Cadence\\LicenseManager目录下并运行lLicenseManagerPubkey.bat （如果是WIN764位操作系统请把cdslmd.exe文件复制到Cadence\\LicenseManager目录下覆盖原文件。其他操作系统不用，直接下一步） 6、把破解文件夹crack里crack\\SPB_16.6\\tools的pubkey、pubkey.exe和Tools.bat放到Cadence\\SPB_16.6\\tools目录下并运行Tools.bat （注意看一下DOS窗口会不会一闪而过，如果运行差不多一分钟就说明破解成功） 7、打开破解文件夹crack里LicGen文件夹,然后双击licgen.bat生成新的license.lic,习惯上把这license文件拷到桌面上放着. 8.在电脑开始菜单中的程序里找到cadence文件夹,点开再点开License Manager,运行License servers configuration Unilily,弹出的对话框中点browes...指向第7步拷贝到桌面上的license.lic,打开 它(open)再点下一步(next),将Host Name项中主机名改成你的电脑系统里的主机名（完整的计算机名称），然后点下一步按界面提示直到完成第7步. 9.在电脑开始菜单中的程序里找到cadence文件夹(windows7下),点开再点开,运行License client configuration Unility,填入5280@(你的主机名),点下一步(next),最后点finish,完成这第8步. 10.在电脑开始菜单中的程序里找到cadence文件夹(windows7下),点开再点开,运行Lm Tools,点Config Services项,Path to the license file项中,点Browes指向c:\\cadence\\License Manager\\license.dat(如果看不见icense.dat，请在类型中下拉选择DAT类型）,打开它 (open)再点Save Service.然后启动一下服务。到此,破解完成. 11、如果以上步骤都完成了，打开软件提示找不到证书，请打开环境变量，用户变量中看看 CDS_LIC_FILE 变量值是否为 5280@(你的主机名),如果没 CDS_LIC_FILE变量名，请添加一个变量。变量名为CDS_LIC_FILE 变量值为 5280@(你的主机名) 12. 64位操作系统，软件破解完请把cdslmd.exe文件复制到Cadence\\LicenseManager目录下覆盖原文件。 附我用的破解文件，希望给win7安装不成功的有点帮助
标签： Cadence Allegro Crack 16.6
上传时间： 2013-07-23
上传用户：hope025
2013.6.25重新上传。文件rar压缩，容量2.19GB。 Cadence Allegro 16.5 crack 修正 破解 方法 支持 windows 7 具体的步骤： . 1、下载SPB16.5下来后，点setup.exe,先安装第一项licensemanager，问license时，单击cancel，然后finish. . 2、接下来安装cadence的product,即第二项,直到安装结束这个时间有点长装过以前版本的人都知道. . 3、在任务管理器中确认一下是否有这两个进程,有就结束掉,即cdsNameServer.exe和cdsMsgServer.exe,没有就算了. . 4.把安装目录下的SPB_16.5/tools/pspice目录下的orsimsetup.dll剪切出来找个地方先放着不理（待第8步完成后再拷回原来的地方,如果不用仿真部分删掉也无所谓）。 . 5、把pubkey、pubkey1.3.exe和lLicenseManagerPubkey.bat放到Cadence/LicenseManager目录下并运行 . lLicenseManagerPubkey.bat . 6、把破解文件夹crack里的pubkey、pubkey1.3.exe和ToolsPubkey.bat放到Cadence/SPB_16.5/tools目录下并运行 . ToolsPubkey.bat . 7、删除破解文件夹licens_gen下的license.lic,然后双击licgen.bat生成新的license.lic . 8.在电脑开始菜单中的程序里找到cadence文件夹(windows7下),点开 再点开License Manager,运行License servers . configuration Unilily,弹出的对话框中点browes...指向刚才生成的license.lic打开 它(open)再点下一步 . (next),将主机名改成你的电脑名称(系统里的主机名)后点下一步按界面提示直 . 到完成第7步. . 到此,破解完成. . 不必重启电脑就可运行程序(本人只在window7下装过) . 9、以上顺序不要搞反，直到第8便结束破解,无需重电脑就可以用了. . 以上根据rx-78gp02a写的改编.破解文件到他那去下载. . 以下两点仅供参考(完成上处8点后接着以下两条) . 1.在电脑开始菜单中的程序里找到cadence文件夹(windows7下),点开再点开,运行License client configuration Unility,不用填什么,点下一步(next),最后点finish,完成这第8步. . 2.在电脑开始菜单中的程序里找到cadence文件夹(windows7下),点开再点开,运行Lm Tools,点Config Services项,Path to the license file项中,点Browes指向c:/License Manager/license.lic,打开它 (open)再点Save Service. 到此,破解完成.不必重启电脑就可运行程序. 下面是分享的高速下载地址，经测试，带宽可以跑满！
上传时间： 2013-07-23
上传用户：hope025
基于ARM 微控制器配置FPGA 的实现\r\n摘 要:介绍了基于ARM 内核的ATMEL AT91FR4081 微控制器以J TAG 的ISP 方式配置XILINX\r\nXC2S150PQ208 FPGA 的实现过程。这是一种灵活和经济的FPGA 的配置方法。介绍了ISP 和J TAG 的原\r\n理、系统实现的流程、硬件电路设计、J TAG 驱动算法的实现和配置时间的测试结果。
标签： XILINXFPGA ATMEL 4081 JTAG
上传时间： 2013-08-15
上传用户：gououo
PCB LAYOUT 術語解釋(TERMS)1. COMPONENT SIDE(零件面、正面)︰大多數零件放置之面。2. SOLDER SIDE(焊錫面、反面)。3. SOLDER MASK(止焊膜面)︰通常指Solder Mask Open 之意。4. TOP PAD︰在零件面上所設計之零件腳PAD，不管是否鑽孔、電鍍。5. BOTTOM PAD：在銲錫面上所設計之零件腳PAD，不管是否鑽孔、電鍍。6. POSITIVE LAYER：單、雙層板之各層線路；多層板之上、下兩層線路及內層走線皆屬之。7. NEGATIVE LAYER：通常指多層板之電源層。8. INNER PAD：多層板之POSITIVE LAYER 內層PAD。9. ANTI-PAD：多層板之NEGATIVE LAYER 上所使用之絕緣範圍，不與零件腳相接。10. THERMAL PAD：多層板內NEGATIVE LAYER 上必須零件腳時所使用之PAD，一般稱為散熱孔或導通孔。11. PAD (銲墊)：除了SMD PAD 外，其他PAD 之TOP PAD、BOTTOM PAD 及INNER PAD 之形狀大小皆應相同。12. Moat : 不同信號的 Power& GND plane 之間的分隔線13. Grid : 佈線時的走線格點2. Test Point : ATE 測試點供工廠ICT 測試治具使用ICT 測試點 LAYOUT 注意事項:PCB 的每條TRACE 都要有一個作為測試用之TEST PAD(測試點)，其原則如下：1. 一般測試點大小均為30-35mil，元件分布較密時，測試點最小可至30mil.測試點與元件PAD 的距離最小為40mil。2. 測試點與測試點間的間距最小為50-75mil，一般使用75mil。密度高時可使用50mil,3. 測試點必須均勻分佈於PCB 上，避免測試時造成板面受力不均。4. 多層板必須透過貫穿孔(VIA)將測試點留於錫爐著錫面上(Solder Side)。5. 測試點必需放至於Bottom Layer6. 輸出test point report(.asc 檔案powerpcb v3.5)供廠商分析可測率7. 測試點設置處:Setuppadsstacks
上传时间： 2013-10-22
上传用户：pei5
This document provides practical, common guidelines for incorporating PCI Express interconnect layouts onto Printed Circuit Boards (PCB) ranging from 4-layer desktop baseboard designs to 10- layer or more server baseboard designs. Guidelines and constraints in this document are intended for use on both baseboard and add-in card PCB designs. This includes interconnects between PCI Express devices located on the same baseboard (chip-to-chip routing) and interconnects between a PCI Express device located “down” on the baseboard and a device located “up” on an add-in card attached through a connector. This document is intended to cover all major components of the physical interconnect including design guidelines for the PCB traces, vias and AC coupling capacitors, as well as add-in card edge-finger and connector considerations. The intent of the guidelines and examples is to help ensure that good high-speed signal design practices are used and that the timing/jitter and loss/attenuation budgets can also be met from end-to-end across the PCI Express interconnect. However, while general physical guidelines and suggestions are given, they may not necessarily guarantee adequate performance of the interconnect for all layouts and implementations. Therefore, designers should consider modeling and simulation of the interconnect in order to ensure compliance to all applicable specifications. The document is composed of two main sections. The first section provides an overview of general topology and interconnect guidelines. The second section concentrates on physical layout constraints where bulleted items at the beginning of a topic highlight important constraints, while the narrative that follows offers additional insight.
上传时间： 2013-10-15
上传用户：busterman
