1．实验要求 l 实验目的： （1）进一步掌握指针、异常处理的使用； （2）掌握栈的操作的实现方法； （3）培养使用栈解决实际问题的能力 l 实验内容：利用栈实现迷宫求解问题，具体要求如下： （1）可以使用递归或非递归两种方法实现； （2）老鼠能够记住自己的路，不会反复走重复的路径； （3）可以自己任意设置起点； （4）必须要有异常处理，比如输入参数错误时应抛出异常 2. 程序分析 2.1 存储结构 该程序采用栈的顺序存储结构，利用一组地址连续的存储单元依次存放老鼠在迷宫中的每一步路径，由于栈的插入和删除只能在栈顶实现，因此，每前进一步，表示该点的数组元素入栈，栈顶指针top+1；每后退一步，表示原来点的数组元素出栈，top-1。栈的操作示意如图(a)所示： 图(a) 栈的操作示意图
上传时间： 2013-11-08
上传用户：jasonheung
买的开发板上带的52个应用于实物的程序，希望对大家有帮助
上传时间： 2013-11-04
上传用户：xymbian
当许多编程人员从事这项工作但又不使用源代码管理工具时，源代码管理几乎不可能进行。Visual SourceSafe是Visual Basic的企业版配备的一个工具，不过这个工具目的是为了保留一个内部应用版本，不向公众发布（应当说明的是，M i c r o s o f t并没有开发Visual SourceSafe，它是M i c r o s o f t公司买来的） 。虽然Visual SourceSafe有帮助文本可供参考，但该程序的一般运行情况和在生产环境中安装 Visual SourceSafe的进程都没有详细的文字说明。另外，Visual SourceSafe像大多数M i c r o s o f t应用程序那样经过了很好的修饰，它包含的许多功能特征和物理特征都不符合 Microsoft Wi n d o w s应用程序的标准。例如，Visual SourceSafe的三个组件之一（Visual SourceSafe Administrator）甚至连F i l e菜单都没有。另外，许多程序的菜单项不是放在最合适的菜单上。在程序开发环境中实现Visual SourceSafe时存在的复杂性，加上它的非标准化外观和文档资料的不充分，使得许多人无法实现和使用 Visual SourceSafe。许多人甚至没有试用 Vi s u a l S o u r c e S a f e的勇气。我知道许多高水平技术人员无法启动Visual SourceSafe并使之运行，其中有一位是管理控制系统项目师。尽管如此，Visual SourceSafe仍然不失为一个很好的工具，如果你花点时间将它安装在你的小组工作环境中，你一定会为此而感到非常高兴。在本章中我并不是为你提供一些指导原则来帮助你创建更好的代码，我的目的是告诉你如何使用工具来大幅度减少管理大型项目和开发小组所需的资源量，这个工具能够很容易处理在没有某种集成式解决方案情况下几乎无法处理的各种问题。
上传时间： 2013-10-24
上传用户：lgd57115700
许多L i n u x操作系统的用户是因为喜欢编程而选择这个操作系统的，而另外的一些人通过学习更多与他们工作有关的知识，通过为他们的系统编译自己下载来的源代码，也逐步成长为跨越了初级水平的程序员。对编程了解得越深，就越能体会到它对自己的重要性，就更能掌握如何对之进行升级，因为终究会有一天，用户自己下载的源代码就会要求用户使用它们。
上传时间： 2014-05-04
上传用户：止絮那夏
创新、效能、卓越是ADI公司的文化支柱。作为业界公认的全球领先数据转换和信号调理技术领先者，我们除了提供成千上万种产品以外，还开发了全面的设计工具，以便客户在整个设计阶段都能轻松快捷地评估电路。
上传时间： 2013-11-25
上传用户：kachleen
12864液晶时钟显示程序 LCD 地址变量 ;**************变量的定义***************** RS BIT P2.0 ;LCD数据/命令选择端(H/L) RW BIT P2.1 ;LCD读/写选择端(H/L) EP BIT P2.2 ;LCD使能控制 PSB EQU P2.3 RST EQU P2.5 PRE BIT P1.4 ;调整键(K1) ADJ BIT P1.5 ;调整键(K2) COMDAT EQU P0 LED EQU P0.3 YEAR DATA 18H ;年,月,日变量 MONTH DATA 19H DATE DATA 1AH WEEK DATA 1BH HOUR DATA 1CH ;时,分,秒,百分之一秒变量 MIN DATA 1DH SEC DATA 1EH SEC100 DATA 1FH STATE DATA 23H LEAP BIT STATE.1 ;是否闰年标志1--闰年，0--平年 KEY_S DATA 24H ;当前扫描键值 KEY_V DATA 25H ;上次扫描键值 DIS_BUF_U0 DATA 26H ;LCD第一排显示缓冲区 DIS_BUF_U1 DATA 27H DIS_BUF_U2 DATA 28H DIS_BUF_U3 DATA 29H DIS_BUF_U4 DATA 2AH DIS_BUF_U5 DATA 2BH DIS_BUF_U6 DATA 2CH DIS_BUF_U7 DATA 2DH DIS_BUF_U8 DATA 2EH DIS_BUF_U9 DATA 2FH DIS_BUF_U10 DATA 30H DIS_BUF_U11 DATA 31H DIS_BUF_U12 DATA 32H DIS_BUF_U13 DATA 33H DIS_BUF_U14 DATA 34H DIS_BUF_U15 DATA 35H DIS_BUF_L0 DATA 36H ;LCD第三排显示缓冲区 DIS_BUF_L1 DATA 37H DIS_BUF_L2 DATA 38H DIS_BUF_L3 DATA 39H DIS_BUF_L4 DATA 3AH DIS_BUF_L5 DATA 3BH DIS_BUF_L6 DATA 3CH DIS_BUF_L7 DATA 3DH DIS_BUF_L8 DATA 3EH DIS_BUF_L9 DATA 3FH DIS_BUF_L10 DATA 40H DIS_BUF_L11 DATA 41H DIS_BUF_L12 DATA 42H DIS_BUF_L13 DATA 43H DIS_BUF_L14 DATA 44H DIS_BUF_L15 DATA 45H FLAG DATA 46H ;1-年，2-月，3-日，4-时，5-分，6-秒，7-退出调整。 DIS_H DATA 47H DIS_M DATA 48H DIS_S DATA 49H
上传时间： 2013-11-09
上传用户：xingisme
创新、效能、卓越是ADI公司的文化支柱。作为业界公认的全球领先数据转换和信号调理技术领先者，我们除了提供成千上万种产品以外，还开发了全面的设计工具，以便客户在整个设计阶段都能轻松快捷地评估电路。
上传时间： 2013-10-18
上传用户：cxl274287265
网上疯传的Excel BOM经典脚本，相信诸位PADS用户再熟悉不过了吧！ 但是它还有缺点： 1.元件封装不能转换。(元件位号为R/C/L的0402/063/0805/1206封装自动转换统一的对应封装，以方便统计。) 2.元件参数转换。(电阻的转换0R时由0mR修正为0R,KR/MR修正为K/M。) 3.不能按元件的SMD属性来分类统计。 4.有些公司在制作PADS库元件时，已经为元件建立了Part ID。导出BOM时需要元件的Part ID属性。 5.不能导出元件坐标。（本人改进导出元件几何中心坐标，以便贴片生产之用。） 6.不能导出跳线。 7.不能支持WPS。 8.不能自定义导出元件的Part ID属性。 9.不能自定义位号之间连接符号。 10.导出BOM特殊字符乱码，比如常见的±/µ/Ω等。（PADS9.5在中文状态下导出BOM就不会乱码， 暂时还没有更好的解决办法，不过可以在Excel中替换解决。） 11.加载与运行脚本步骤繁冗；运行速度比较慢。（本人改进的代码速度绝对不会比之前的慢。）
上传时间： 2015-01-01
上传用户：rolypoly152
中文版详情浏览：http://www.elecfans.com/emb/fpga/20130715324029.html Xilinx UltraScale:The Next-Generation Architecture for Your Next-Generation Architecture The Xilinx® UltraScale™ architecture delivers unprecedented levels of integration and capability with ASIC-class system- level performance for the most demanding applications. The UltraScale architecture is the industr y's f irst application of leading-edge ASIC architectural enhancements in an All Programmable architecture that scales from 20 nm planar through 16 nm FinFET technologies and beyond, in addition to scaling from monolithic through 3D ICs. Through analytical co-optimization with the X ilinx V ivado® Design Suite, the UltraScale architecture provides massive routing capacity while intelligently resolving typical bottlenecks in ways never before possible. This design synergy achieves greater than 90% utilization with no performance degradation. Some of the UltraScale architecture breakthroughs include: • Strategic placement (virtually anywhere on the die) of ASIC-like system clocks, reducing clock skew by up to 50% • Latency-producing pipelining is virtually unnecessary in systems with massively parallel bus architecture, increasing system speed and capability • Potential timing-closure problems and interconnect bottlenecks are eliminated, even in systems requiring 90% or more resource utilization • 3D IC integration makes it possible to build larger devices one process generation ahead of the current industr y standard • Greatly increased system performance, including multi-gigabit serial transceivers, I/O, and memor y bandwidth is available within even smaller system power budgets • Greatly enhanced DSP and packet handling The Xilinx UltraScale architecture opens up whole new dimensions for designers of ultra-high-capacity solutions.
标签： UltraScale Xilinx 架构
上传时间： 2013-11-21
上传用户：wxqman
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上传时间： 2013-11-11
上传用户：aa17807091
