激光打标是指利用高能量密度的激光束在物件表面作永久性标刻。激光打标以其“打标速度快、性能稳定、打标质量好”等优势，获得了日益广泛的应用。传统的激光打标系统一般是基于ISA总线或PCI总线的，运动控制卡必须插在计算机的PCI插槽内，且不支持热捅拔，影响了控制卡的稳定性；以单片机为主控制器的激光打标控制卡虽然成本低、运行可靠，但由于其运算速度慢、存储容量有限，限制了它的应用范围。 运动控制卡是激光打标系统的核心组成部分。本文设计了一种新型的基于USB总线，以FPGA为主控单元的振镜扫描式激光打标控制卡，它利用了USB总线高速、稳定、易用和FPGA资源丰富、处理能力强、易扩展等优点，将PC机强大的信息处理能力与运动控制卡的运动控制能力相结合，具有信息处理能力强、开放程度高、使用方便的特点。 本文首先介绍了激光打标的原理，激光打标技术的发展现状以及激光打标系统的组成结构。在对USB总线技术作了简要介绍后，详细讨论了激光打标控制卡的硬件电路设计，包括USB接口电路，FPGA主控单元电路，D/A单元电路，存储器电路，I/O接口电路等。接着对USB接口单元的固件程序和FPGA中USB接口功能模块、D/A写控制功能模块和SRAM读写控制功能模块的程序做了详细设计，通过软硬件调试，控制卡实现了USB通信，输出两路模拟信号，SRAM数据读写，数字量输入输出等功能。
上传时间： 2013-04-24
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现场可编程门阵列(FPGA，Field Programmable Gate Array)是可编程逻辑器件的一种，它的出现是随着微电子技术的发展，设计与制造集成电路的任务已不完全由半导体厂商来独立承担。系统设计师们更愿意自己设计专用集成电路(ASIC，Application Specific Integrated Circuit)．芯片，而且希望ASIC的设计周期尽可能短，最好是在实验室里就能设计出合适的ASIC芯片，并且立即投入实际应用之中。现在，FPGA已广泛地运用于通信领域、消费类电子和车用电子。 本文中涉及的I/O端口模块是FPGA中最主要的几个大模块之一，它的主要作用是提供封装引脚到CLB之间的接口，将外部信号引入FPGA内部进行逻辑功能的实现并把结果输出给外部电路，并且根据需要可以进行配置来支持多种不同的接口标准。FPGA允许使用者通过不同编程来配置实现各种逻辑功能，在IO端口中它可以通过选择配置方式来兼容不同信号标准的I/O缓冲器电路。总体而言，可选的I/O资源的特性包括：IO标准的选择、输出驱动能力的编程控制、摆率选择、输入延迟和维持时间控制等。 本文是关于FPGA中多标准兼容可编程输入输出电路(Input/Output Block)的设计和实现，该课题是成都华微电子系统有限公司FPGA大项目中的一子项，目的为在更新的工艺水平上设计出能够兼容单端标准的I/O电路模块；同时针对以前设计的I/O模块不支持双端标准的缺点，要求新的电路模块中扩展出双端标准的部分。文中以低压双端差分标准(LVDS)为代表构建双端标准收发转换电路，与单端标准比较，LVDS具有很多优点： (1)LVDS传输的信号摆幅小，从而功耗低，一般差分线上电流不超过4mA，负载阻抗为100Ω。这一特征使它适合做并行数据传输。 (2)LVDS信号摆幅小，从而使得该结构可以在2.5V的低电压下工作。 (3)LVDS输入单端信号电压可以从0V到2.4V变化，单端信号摆幅为400mV，这样允许输入共模电压从0.2V到2.2V范围内变化，也就是说LVDS允许收发两端地电势有±1V的落差。 本文采用0.18μm1.8V/3.3V混合工艺，辅助Xilinx公司FPGA开发软件ISE，设计完成了可以用于Virtex系列各低端型号FPGA的IOB结构，它有灵活的可配置性和出色的适应能力，能支持大量的I/O标准，其中包括单端标准，也包括双端标准如LVDS等。它具有适应性的优点、可选的特性和考虑到被文件描述的硬件结构特征，这些特点可以改进和简化系统级的设计，为最终的产品设计和生产打下基础。设计中对包括20种IO标准在内的各电器参数按照用户手册描述进行仿真验证，性能参数已达到预期标准。
上传时间： 2013-05-15
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现代社会信息量爆炸式增长，由于网络、多媒体等新技术的发展，用户对带宽和速度的需求快速增加。并行传输技术由于时钟抖动和偏移，以及PCB布线的困难，使得传输速率的进一步提升面临设计的极限；而高速串行通信技术凭借其带宽大、抗干扰性强和接口简单等优势，正迅速取代传统的并行技术，成为业界的主流。 本论文针对目前比较流行并且有很大发展潜力的两种高速串行接口电路——高速链路口和Rocket I/O进行研究，并以Xilinx公司最新款的Virtex-5 FPGA为研究平台进行仿真设计。本论文的主要工作是以某低成本相控阵雷达信号处理机为设计平台，在其中的一块信号处理板上，进行了基于LVDS(Low VoltageDifferential Signal)技术的高速LinkPort(链路口)设计和基于CML(Current ModeLogic)技术的Rocket I/O高速串行接口设计。首先在FPGA的软件中进行程序设计和功能、时序的仿真，当仿真验证通过之后，重点是在硬件平台上进行调试。硬件调试验证的方法是将DSP TS201的链路口功能与在FPGA中的模拟高速链路口相连接，进行数据的互相传送，接收和发送的数据相同，证明了高速链路口设计的正确性。并且在硬件调试时对Rocket IO GTP收发器进行回环设计，经过回环之后接收到的数据与发送的数据相同，证明了Rocket I/O高速串行接口设计的正确性。
上传时间： 2013-04-24
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人脸识别技术继指纹识别、虹膜识别以及声音识别等生物识别技术之后，以其独特的方便、经济及准确性而越来越受到世人的瞩目。作为人脸识别系统的重要环节—人脸检测，随着研究的深入和应用的扩大，在视频会议、图像检索、出入口控制以及智能人机交互等领域有着重要的应用前景，发展速度异常迅猛。 FPGA的制造技术不断发展，它的功能、应用和可靠性逐渐增加，在各个行业也显现出自身的优势。FPGA允许用户根据自己的需要来建立自己的模块，为用户的升级和改进留下广阔的空间。并且速度更高，密度也更大，其设计方法的灵活性降低了整个系统的开发成本，FPGA 设计成为电子自动化设计行业不可缺少的方法。 本文从人脸检测算法入手，总结基于FPGA上的嵌入式系统设计方法，使用IBM的Coreconnect挂接自定义模块技术。经过训练分类器、定点化、以及硬件加速等方法后，能够使人脸检测系统在基于Xilinx的Virtex II Pro开发板上平台上，达到实时的检测效果。本文工作和成果可以具体描述如下： 1. 算法分析：对于人脸检测算法，首先确保的是检测率的准确性程度。本文所采用的是基于Paul Viola和Michael J.Jones提出的一种基于Adaboost算法的人脸检测方法。算法中较多的是积分图的特征值计算，这便于进一步的硬件设计。同时对检测算法进行耗时分析确定运行速度的瓶颈。 2. 软硬件功能划分：这一步考虑市场可以提供的资源状况，又要考虑系统成本、开发时间等诸多因素。Xilinx公司提供的Virtex II Pro开发板，在上面有可以供利用的Power PC处理器、可扩展的存储器、I/O接口、总线及数据通道等，通过分析可以对算法进行细致的划分，实现需要加速的模块。 3. 定点化：在Adaboost算法中，需要进行大量的浮点计算。这里采用的方法是直接对数据位进行操作它提取指数和尾数，然后对尾数执行移位操作。 4. 改进检测用的级联分类器的训练，提出可以迅速提高分类能力、特征数量大大减小的一种训练方法。 5. 最后对系统的整体进行了验证。实验表明，在视频输入输出接入的同时，人脸检测能够达到17fps的检测速度，并且获得了很好的检测率以及较低的误检率。
上传时间： 2013-07-01
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随着现代计算机技术、微电子技术的进一步结合和发展，可编程逻辑技术已成为当前电子设计领域中最具活力和发展前途的技术。通过采用FPGA/EDA技术，对通信卡的PCI接口、E1接口、外部逻辑电路进行集成，并利用目前通用计算机强大的数字信息处理能力，可大大简化CTI硬件的设计，降低制造成本，提高系统可靠性。 据此，本论文提出了基于FPGA/EDA技术的PCI-E1接口设计方法，文中对PCI总线接口、E1接口及两接口的互连等相关技术进行了深入分析，对各功能模块和系统进行了VHDL建模与仿真。 同时，论文还介绍了基于ALTERACyclone系列FPGA芯片的PCI-E1接口硬件平台的设计原理和基于DriverWorks的WDM驱动程序的设计方法。 本论文涉及的软件、硬件系统已经开发、调试完成。测试结果表明：1、论文所研究的PCI接口(主/从设备)在进行配置读/写、I/O读写、存储器读写及总线的猝发数据传送等操作中，各项性能符合PCI2.3规范的要求。 2、论文所研究的E1接口支持成帧和不成帧两种传输方式：在成帧模式下，信息的有效传送速率为31×64Kbit/s；在不成帧的模式下，信息的有效传送速率为2.048Mbit/s。E1输出口各项参数符合CCITT相关规范要求。 3、论文所研究的PCI-E1接口在与现网设备、模块的对接测试中，性能稳定。基于本论文的产品已经正式发布。国内部分厂家已对该产品进行了多方面的综合测试，并计划将其应用到实际的生产和研究中。 本论文对于CTI硬件的设计是一项尝试和革新。测试和应用证明该方法行之有效，符合设计目标，具有较广阔的应用前景。
上传时间： 2013-06-02
上传用户：wpwpwlxwlx
随着存储技术的迅速发展，存储业务需求的不断增长，独立的磁盘冗余阵列可利用多个磁盘并行存取提高存储系统的性能。磁盘阵列技术采用硬件和软件两种方式实现，软件RAID（Redundant Array of Independent Disks）主要利用操作系统提供的软件实现磁盘冗余阵列功能，对系统资源利用率高，节省成本。硬件RAID将大部分RAID功能集成到一块硬件控制器中，系统资源占用率低，可移植性好。 分析了软件RAID的性能瓶颈，使用硬件直接完成部分计算提高软件RAID性能。针对RAID5采用FPGA（Field Programmable Gate Array）技术实现RAID控制器硬件设计，完成磁盘阵列启动、数据缓存（Cache）以及数据XOR校验等功能。基于硬件RAID的理论，提出一种基于Virtex-4的硬件RAID控制器的系统设计方案：独立微处理器和较大容量的内存；实现RAID级别迁移，在线容量扩展，在线数据热备份等高效、用户可定制的高级RAID功能；利用Virtex-4内置硬PowerPC完成RAID服务器部分配置和管理工作，运行Linux操作系统、RAID管理软件等。控制器既可以作为RAID控制卡在服务器上使用，也可作为一个独立的系统，成为磁盘阵列的调试平台。 随着集成电路的发展，芯片的体积越来越小，电路的布局布线密度越来越大，信号的工作频率也越来越高，高速电路的传输线效应和信号完整性问题越来越明显。RAID控制器属于高速电路的范畴，在印刷电路板（Printed Circuit Block, PCB）实现时分别从叠层设计、布局、电源完整性、阻抗匹配和串扰等方面考虑了信号完整性问题，并基于IBIS（I/O Buffer Information Specification）模型进行了信号完整性分析及仿真。
上传时间： 2013-04-24
上传用户：jeffery
随着ASIC设计规模的增长，功能验证已成为整个开发周期的瓶颈。传统的基于软件模拟和硬件仿真的逻辑验证方法已难以满足应用的要求，基于FPGA组的原型验证方法能有效缩短系统的开发周期，可提供更快更全面的验证。由于FPGA芯片容量的增加跟不上ASIC设计规模的增长，单芯片已无法容纳整个设计，所以常常需要对设计进行逻辑分割，将子逻辑块映射到FPGA阵列中。 本文对逻辑验证系统的可配置互连结构和ASIC逻辑分割算法进行了深入的研究，提出了FPGA阵列的非对称可配置互连结构。与现有的对称互连结构相比，该结构能提供更多的互连通道，可实现对I/O数量、电平类型和互连路径的灵活配置。 本文对逻辑分割算法进行了较深入的研究。针对现有的两类分割算法存在的不足，提出并实现了基于设计模块的逻辑分割算法，该算法有三个重要特征：1)基于设计代码；2)以模块作为逻辑分割的最小单位；3)使用模块资源信息指导逻辑分割过程，避免了设计分割过程的盲目性，简化了逻辑分割过程。 本文还对并行逻辑分割方法进行了研究，提出了两种基于不同任务分配策略的并行分割算法，并对其进行了模拟和性能分析；验证了采用并行方案对ASIC逻辑进行分割和映射的可行性。 最后基于改进的芯片互连结构，使用原型系统验证方法对某一大规模ASIC设计进行了逻辑分割和功能验证。实验结果表明，使用改进后的FPGA阵列互连结构可以更方便和快捷地实现ASIC设计的分割和验证，不但能显著提高芯片间互连路径的利用率，而且能给逻辑分割乃至整个验证过程提供更好的支持，满足现在和将来大规模ASIC逻辑验证的需求。
上传时间： 2013-06-12
上传用户：极客
当前，在系统级互连设计中高速串行I/O技术迅速取代传统的并行I/O技术正成为业界趋势。人们已经意识到串行I/O“潮流”是不可避免的，因为在高于1Gbps的速度下，并行I/O方案已经达到了物理极限，不能再提供可靠和经济的信号同步方法。基于串行I/O的设计带来许多传统并行方法所无法提供的优点，包括：更少的器件引脚、更低的电路板空间要求、减少印刷电路板（PCB）层数、PCB布局布线更容易、接头更小、EMI更少，而且抵抗噪声的能力也更好。高速串行I/O技术正被越来越广泛地应用于各种系统设计中，包括PC、消费电子、海量存储、服务器、通信网络、工业计算和控制、测试设备等。迄今业界已经发展出了多种串行系统接口标准，如PCI Express、串行RapidIO、InfiniBand、千兆以太网、10G以太网XAUI、串行ATA等等。 Aurora协议是为私有上层协议或标准上层协议提供透明接口的串行互连协议，它允许任何数据分组通过Aurora协议封装并在芯片间、电路板间甚至机箱间传输。Aurora链路层协议在物理层采用千兆位串行技术，每物理通道的传输波特率可从622Mbps扩展到3.125Gbps。Aurora还可将1至16个物理通道绑定在一起形成一个虚拟链路。16个通道绑定而成的虚拟链路可提供50Gbps的传输波特率和最大40Gbps的全双工数据传输速率。Aurora可优化支持范围广泛的应用，如太位级路由器和交换机、远程接入交换机、HDTV广播系统、分布式服务器和存储子系统等需要极高数据传输速率的应用。 传统的标准背板如VME总线和CompactPCI总线都是采用并行总线方式。然而对带宽需求的不断增加使新兴的高速串行总线背板正在逐渐取代传统的并行总线背板。现在，高速串行背板速率普遍从622Mbps到3.125Gbps，甚至超过10Gbps。AdvancedTCA（先进电信计算架构）正是在这种背景下作为新一代的标准背板平台被提出并得到快速的发展。它由PCI工业计算机制造商协会（PICMG）开发，其主要目的是定义一种开放的通信和计算架构，使它们能被方便而迅速地集成，满足高性能系统业务的要求。ATCA作为标准串行总线结构，支持高速互联、不同背板拓扑、高信号密度、标准机械与电气特性、足够步线长度等特性，满足当前和未来高系统带宽的要求。 采用FPGA设计高速串行接口将为设计带来巨大的灵活性和可扩展能力。Xilinx Virtex-IIPro系列FPGA芯片内置了最多24个RocketIO收发器，提供从622Mbps到3.125Gbps的数据速率并支持所有新兴的高速串行I/O接口标准。结合其强大的逻辑处理能力、丰富的IP核心支持和内置PowerPC处理器，为企业从并行连接向串行连接的过渡提供了一个理想的连接平台。 本文论述了采用Xilinx Virtex-IIPro FPGA设计传输速率为2.5Gbps的高速串行背板接口，该背板接口完全符合PICMG3.0规范。本文对串行高速通道技术的发展背景、现状及应用进行了简要的介绍和分析，详细分析了所涉及到的主要技术包括线路编解码、控制字符、逗点检测、扰码、时钟校正、通道绑定、预加重等。同时对AdvancedTCA规范以及Aurora链路层协议进行了分析， 并在此基础上给出了FPGA的设计方法。最后介绍了基于Virtex-IIPro FPGA的ATCA接口板和MultiBERT设计工具，可在标准ATCA机框内完成单通道速率为2.5Gbps的全网格互联。
上传时间： 2013-05-29
上传用户：frank1234
海洋台站自动观测系统是一套应用于海滨观测的仪器设备，负责对气象、水文参数进行实时观测。诸多的参数通过相应的传感器进行测量，海洋台站自动观测系统对测量的信息进行汇总，再将其通过有线或无线的通讯方式传输到各级海洋环境监测预报中心，供天气预报和海洋预报使用。 本文以我国“海洋台站自动观测系统政府采购计划”为背景，重点设计了低成本、低功耗、高性能、高可靠性的新型海洋台站自动观测系统。本课题主要研究基于arm7+uClinux海洋台站自动观测系统的设计与开发。根据实际的需要，分析海洋台站自动观测系统的整体要求，对传感器进行选型，进行方案设计，完成整个系统的搭建。为了降低系统功耗，CPU所采用的是Samsung公司推出的无内存管理单元的处理器S3C44BO，设计了8MFLASH、64MSDRAM、液晶、USB以及键盘等相关电路。同时，为了减少驱动开发所带来的不便，使用TL16C554A对串口电路进行了扩展，便于数据处理，也使得系统具有更好的可扩展性。软件方面设计主要涉及了BootLoader引导装载程序的建立，选用uClinux操作系统，并对其内核进行配置和裁剪，添加源代码中没有的驱动程序。为了缩短研发周期和降低开发难度，选用MiniGUI作为图形用户界面系统，深入分析了MiniGUI的结构、原理，并将其移植到uClinux系统中。本系统采用的是MiniGUI－Threads多线程模式，主线程协调各个线程进行相应的数据处理。为了使系统操作变得直观、简单，对用户界面进行了初步设计，使用复用I/O的方法解决多串口通讯容易造成的数据阻塞问题。此外，为了更好的将台站所测得的信息量发送给海洋环境监测预报中心，需要完善通讯协议以便于数据交换。 最后，根据本系统实际研究开发结果，总结分析了系统的特点，并对下一步设计工作进行了展望。
上传时间： 2013-07-12
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工厂底层的信息绝大部分都是通过现场总线进行传递的，但基于现场总线的工业设备网络无法实现与企业的Internet/Intranet无缝连接从而实现远程监控。所以本文就此问题展开研究，提出了一种基于S3C2410的嵌入式工业网络控制器的平台的设计方案，设计了一个具有网络通信功能的控制器平台。 1.针对网络控制器的特点与要求，通过对比分析，选取了具体的硬件和软件，以确保网络控制器平台的稳定可靠。 2.具体设计了控制器相关硬件电路。包括存储电路、以太网电路、串口电路、I/O口电路等。 3.建立了嵌入式Linux软件开发平台；对网络通信的理论进行了研究，编写了CGI外部扩展程序，实现了动态Web技术，使用户可以通过浏览器对控制器进行远程监控。同时，开发了嵌入式数据库SQLite应用程序，使历史数据、实时数据和技术参数的管理更加方便有序；开发了对应的驱动程序确保了网络控制器的的正常运行。 4.在完成嵌入式网络控制器硬件与软件设计的基础上，将控制器平台应用于智能加药控制系统中，通过测试表明本网络控制器平台稳定可靠。 总之，本文在深入研究嵌入式网络控制器的基础上搭建了一个嵌入式的硬件和软件平台，确保了网络控制器稳定可靠并高效地运行，为第二次开发嵌入式网络控制器准备了一个比较理想的嵌入式平台。
上传时间： 2013-04-24
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