Recent work has shown that convolutional networks can be substantially deeper, more accurate, and efficient to train if they contain shorter connections between layers close to the input and those close to the output. In this paper, we embrace this observation and introduce the Dense Convo- lutional Network (DenseNet), which connects each layer to every other layer in a feed-forward fashion.
标签： Convolutional Connected Networks Densely
上传时间： 2020-06-10
上传用户：shancjb
如果 PCB 用排线连接，控制排线对应的插头插座必须成直线，不交叉、不扭曲。 连续的 40PIN 排针、排插必须隔开 2mm 以上。 考虑信号流向，合理安排布局，使信号流向尽可能保持一致。 输入、输出元件尽量远离。 电压的元器件应尽量放在调试时手不易触及的地方。 驱动芯片应靠近连接器。 有高频连线的元件尽可能靠近，以减少高频信号的分布参数和电磁干扰。 对于同一功能或模组电路，分立元件靠近芯片放置。 连接器根据实际情况必须尽量靠边放置。 开关电源尽量靠近输入电源座。 BGA 等封装的元器件不应放于 PCB 板正中间等易变形区 BGA 等阵列器件不能放在底面， PLCC 、 QFP 等器件不宜放在底层。 多个电感近距离放置时应相互垂直以消除互感。 元件的放置尽量做到模块化并连线最短。 在保证电气性能的前提下，尽量按照均匀分布、重心平衡、版面美观的标准优化布局。 按电路模块进行布局，实现同一功能的相关电路称为一个模块，电路模块中的元件应采用就近集 中原则，同时数字电路和模拟电路分开； 定位孔、标准孔等非安装孔周围 1.27mm 内不得贴装元、器件，螺钉等安装孔周围 紧固件安装孔、椭圆孔及板中其它方孔外侧距板边的尺寸大于 3mm ； 发热元件不能紧邻导线和热敏元件；高热器件要均衡分布；
上传时间： 2021-06-25
上传用户：xiangshuai
核心板说明（1）DDR模板：RK3288-LPDDR3P232SD6-V12-20140623HXS（2）适用的平台：RK3288；（3）支持的DDR类型：LPDDR3_2PCS*32BIT（4）最大支持容量：4G（2PCS*32BIT）；（5）板层：6 Layer；（6）贴片方式：DDR器件单面贴,其它器件双面贴；（7）面积：35mm*35mm；
上传时间： 2022-02-02
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ST提供适用于SLC的NFTL（NAND Flash Translation Layer）和FAT类文件系统来解决NAND Flash存储的问题。
标签： flash
上传时间： 2022-02-21
上传用户：trh505
如果了解FAT的系统结构，并理解了FatSL的软件结构，那么文件系统移植并不困难（其实文件系统移植都是大同小异的）。本文给出的例子是基于STEVAL-CCM007V1硬件平台，通过NFTL层（NAND Flash Translation Layer）在NAND Flash上建立该文件系统的情况。
标签： fatsl
上传时间： 2022-02-21
上传用户：得之我幸78
Chapter 1：Introduction and Overview Chapter 2：Switches，Buttons，and Knob 开关按钮Chapter 3：Clock Sources 时钟脉冲源Chapter 4：FPGA Configuration Options 配置Chapter 5：Character LCD Screen LCD显示屏特性Chapter 6：VGA Display Port VGA接口——接到显示器上Chapter 7：RS-232 Serial Ports RS-232接口——接器件Chapter 8：PS/2 Mouse/Keyboard Port PS/2鼠标键盘接口Chapter 9：Digital to Analog Converter（DAC）D/A接口Chapter 10：Analog Capture Circuit 模拟捕获电路Chapter 11：Intel StrataFlash Parallel NOR Flash PROM Chapter 12：SPI Serial Flash 串行外围接口系列闪存Chapter 13：DDR SDRAM 内存Chapter 14：10/100 Ethernet Physical Layer Interface以太网物理层接口Chapter 15：Expansion Connectors 扩展接口Chapter 16：XC2C64A CoolRunner-II CPLDChapter 17：DS2432 1-Wire SHA-1 EEPROMSpartan-3E入门实验板使设计人员能够即时利用Spartan-3E系列的完整平台性能。设备支持：Spartan-3E、CoolRunner-ll关键特性：Xilinx器件：Spartan-3E（50万门，XC3S500E-4FG320C），CoolRunnerTM-lI与Platform Flash时钟：50MHz晶体时钟振荡器存储器：128Mbit 并行Flash，16 Mbit SPI Flash，64MByte DDR SDRAM连接器与接口：以太网10/100Phy，JTAG USB下载，两个9管脚RS-232串行端口，PS/2类型鼠标/键盘端口，带按钮的旋转编码器，四个滑动开关，八个单独的LED输出
标签： Spartan-3E
上传时间： 2022-06-19
上传用户：kingwide
前几天AUGTEK 发表了《LoRa 技术， 你来问， 我来答》上下两部分，考虑到这一部分内容是对《LoRa 科普》很好的补充，故整合发布。感兴趣的盆友可以多关注菜单栏，如果有新的LoRa 技术提问，小编会及时整合更新。鉴于LoRaWAN Server 是LoRaWAN 网络框架中是比较重要的一环，且目前全球仅有少数几家产商能够提供，小编将在下篇新文章中为大家重点介绍。1. 什么是LoRa？LoRa 是低功耗广域网通信技术中的一种，是Semtech 公司采用和推广的一种基于扩频技术的超远距离无线传输技术， 是Semtech 射频部分产生的一种独特的调制格式。LoRa 射频部分的核心芯片是SX1276 和SX1278。这类芯片集成规模小、效率高， 为LoRa 无线模块带来高接收灵敏度。而网关芯片则采用的是集成度更高、信道数更多的SX1301。用SX1301 作为核心开发出的LoRa 网关，可以与许许多多的LoRa 模块构成多节点的复杂的物联网自组网。2. LoRa是扩频技术吗？ LoRa 是一种扩频技术，但它不是直接序列扩频。直接序列扩频通过调制载波芯片来传输更多的频谱，从而提高编码增益。而LoRa 调制与多状态FSK 调制类似，使用未调制载波来进行线性调频，使能量分散到更广泛的频段。3. LoRa 是Mesh 网络、点对点传输还是星形网络？ LoRa调制技术本身是一个物理层（ PHY layer ）协议，能被用在几乎所有的网络技术中。Mesh 网络虽然扩展了网络覆盖的范围，但是却牺牲了网络容量、同步开销、电池使用寿命。随着LoRa 技术链路预算和覆盖距离的同时提升， Mesh 网络已不再适合，故采用星形的组网方式来优化网络结构、延长电池寿命、简化安装。LoRa 网关和模块间以星形网方式组网，而LoRa 模块间理论上可以以点对点轮询的方式组网，当然点对点轮询效率要远远低于星形网
标签： lora
上传时间： 2022-06-19
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le flows through MOS channel while Ih flows across PNP transistor Ih= a/(1-a) le, IE-le+lh=1/(1-a)' le Since IGBT has a long base PNP, a is mainly determined by ar si0 2ar= 1/cosh(1/La), La: ambipolar diff length a-0.5 (typical value)p MOSFET channel current (saturation), le=U"Cox"W(2"Lch)"(Vc-Vth)le Thus, saturated collector current Ic, sat=1/(1-a)"le=-1/(1-a)"UCox"W/(2Lch)"(Vo-Vth)2Also, transconductance gm, gm= 1/(1-a)"u' Cox W/Lch*(Vo-Vth)Turn-On1. Inversion layer is formed when Vge>Vth2. Apply positive collector bias, +Vce3. Electrons flow from N+ emitter to N-drift layer providing the base current for the PNP transistor4. Since J1 is forward blased, hole carriers are injected from the collector (acts as an emitter).5. Injected hole carriers exceed the doping level of N-drift region (conductivity modulation). Turn-Off1. Remove gate bias (discharge gate)2. Cut off electron current (base current, le, of pnp transistor)
标签： igbt
上传时间： 2022-06-20
上传用户：wangshoupeng199
pcie（PCI-Express）处理层协议中文详解处理层协议（transaction Layer specification）◆TLP概况。◆寻址定位和路由导向。◆i/o，.memory，configuration，message request、completion 详解。◆请求和响应处理机制。◆virtual channel（ve）Mechanism虚拟通道机制。◆data integrity 数据完整性。一.TLP概况处理层（transaction Layer specification）是请求和响应信息形成的基础。包括四种地址空间，三种处理类型，从下图可以看出在transaction Layer中形成的包的基本概括。一类是对io口和memory的读写包（TLPS:transaction Layers packages），另一类是对配置寄存器的读写设置包，还有一类是信息包，描述通信状态，作为事件的信号告知用户。对memory的读写包分为读请求包和响应包、写请求包（不需要存储器的响应包）。而io类型的读写请求都需要返回I/O口的响应包，
标签： pcie
上传时间： 2022-06-30
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一、建焊盘打开建立焊盘的软件Pad Designer路径：包括采用的制式，现在选公制单位毫米，精度3，右侧问是否需要多重钻孔，这个功能一般是用于做非圆孔。一般圆孔不用勾选。下面设定钻孔样式，一般是圆孔，钻孔内部是否镀铜 plated（no plated即为不镀铜，一般用于塑胶件定位孔），再是钻孔直径，设置精度，是否偏移等。如果是表贴元件，钻孔直径设为0。如果是表面安装元件，把signle layer mode勾选。焊盘一般需要 begin layer和end layer，还有就是soldmask_top，soldmask_bottom，pastemask top，pastemask bottom这几个层面。对表面安装元件来说，只需要begin layer，soldermask_top以及pastemask_top就可以了。鼠标左键点击begin layer，会发现最下面三个对话框被刷新，在下面填入需要的值：从左到右：规则焊盘，热焊盘，反焊盘。1规则焊盘下面需要填入焊盘形状，长宽，是否有偏移。1热焊盘，要求选择焊盘类型，尺寸等；1反焊盘，作用是设定焊盘与周边间距，一般比规则焊盘略大6-10mil。鼠标点击soldermask_top，下面对话框刷新出该选项。按照需要填入数据。Pastemask top同样处理。右边上角还有视图角度选择，Xsection为水平视图，TOP为从上往下看。
标签： cadence allegro
上传时间： 2022-07-02
上传用户：XuVshu
