1. 设计要求： 1．彩色界面，界面清晰美观，色彩协调。 2．使用DOS系统的0AH号子功能接受用户键入的字符串。 3．建议按下图设计用户界面，颜色自选。 注：双线框由若干CRT显示符组成，相应的CRT显示符（十进制数）已经标注在右图中。1. 设计要求： 1． 转化内容选择下列一项：二进制数→十六进制数显示，二进制数→十进制数显示，十进制数→二进制数显示，十进制数→十六进制数显示，十六进制数→二进制数显示。 2． 给出适当的文字提示 3． 程序要求保护措施，对于非法键入不受理，但回显，显示错误信息。 4．具体显示格式，例如：0111100010011010=789AH1. 设计要求： 1.统计并且显示负数的个数。 2.找出真值最大的数，并以十六进制的形式，显示在屏幕上，显示格式为：MAX= H 3.数据自己在数据段进行定义，个数至少为8个。1. 设计要求： 1.动态画一个实心圆球 2.位置在屏幕中央，变化情况是：逐渐“膨胀”的或者逐渐“收缩”的。
标签： 彩色
上传时间： 2014-01-08
上传用户：Divine
设计一个能进行时、分、秒计时的十二小时制或二十四小时制的数字钟，并具有定时与闹钟功能，能在设定的时间发出闹铃音，能非常方便地对小时、分钟和秒进行手动调节以校准时间，每逢整点，产生报时音报时。实验平台： 1. 一台PC机； 2. MAX+PLUSII10.1。 Verilog HDL语言实现
上传时间： 2017-01-30
上传用户：dreamboy36
自己做的vhdl课程设计，交通灯：实现主干道倒计时，分别为30,20,5秒，分情况：当主干道有车时，红黄绿交替，当只一个道路上有车时，那个道的交通灯变绿色，利用max+plus2做成，使用flex8000,epf8282alc84_4只用加一个38译码器模块即可，使用别的板子也可以运行
标签： vhdl
上传时间： 2017-02-03
上传用户：努力努力再努力
设计一个具有特定功能的数字电子钟。准确计时，以数字形式显示h、min、s 的时间。小时的计时要求为二十四进位，分和秒的计时要求为六十进位。 该电子钟上电或按键复位后能自动显示系统提示00-00-00，进入时钟准备状态；第一次按电子钟功能键，电子钟从0时0分0秒开始运行，进入时钟运行状态；再次按电子钟功能键，则电子钟进入时钟调整状态，此时可利用各调整键调整时间，调整结束后可按功能键再次进入时钟运行状态。
上传时间： 2017-02-04
上传用户：1966640071
c++语言程序设计超级简单了解，你会惊喜地发现你可以后人乘凉：max是C++标准库的一部分。
上传时间： 2013-12-15
上传用户：啊飒飒大师的
Instead of finding the longest common subsequence, let us try to determine the length of the LCS. Then tracking back to find the LCS. Consider a1a2…am and b1b2…bn. Case 1: am=bn. The LCS must contain am, we have to find the LCS of a1a2…am-1 and b1b2…bn-1. Case 2: am≠bn. Wehave to find the LCS of a1a2…am-1 and b1b2…bn, and a1a2…am and b b b b1b2…bn-1 Let A = a1 a2 … am and B = b1 b2 … bn Let Li j denote the length of the longest i,g g common subsequence of a1 a2 … ai and b1 b2 … bj. Li,j = Li-1,j-1 + 1 if ai=bj max{ L L } a≠b i-1,j, i,j-1 if ai≠j L0,0 = L0,j = Li,0 = 0 for 1≤i≤m, 1≤j≤n.
标签： the subsequence determine Instead
上传时间： 2013-12-17
上传用户：evil
4位电子智能密码锁，基于VHDL语言设计，MAX+PLUSⅡ环境下实现
上传时间： 2013-11-30
上传用户：athjac
Verilog HDL的程式，上網找到SPI程式， vspi.v這程式相當好用可用來接收與傳送SPI，並且寫了一個傳輸信號測試，spidatasent.v這程式就是傳送的資料，分別為00 66... 01 77...... 02 55這樣的資料，並透過MAX+PULS II軟體進行模擬，而最外層的程式是test_createspi.v！
上传时间： 2017-03-06
上传用户：onewq
Verilog是广泛应用的硬件描述语言，可以用在硬件设计流程的建模、综合和模拟等多个阶段。随着硬件设计规模的不断扩大，应用硬件描述语言进行描述的CPLD结构，成为设计专用集成电路和其他集成电路的主流。通过应用Verilog HDL对多功能电子钟的设计，达到对Verilog HDL的理解，同时对CPLD器件进行简要了解。 本文的研究内容包括: 对Altera公司Flex 10K系列的EPF10K 10简要介绍，Altera公司软件Max+plusⅡ简要介绍和应用Verilog HDL对多功能电子钟进行设计。
上传时间： 2017-03-06
上传用户：epson850
8位全加器的VHDL描述，可用MAX+plusⅡ运行测试
上传时间： 2014-01-16
上传用户：erkuizhang
